ינטעל UG-01155 IOPLL FPGA IP קאָר
דערהייַנטיקט פֿאַר Intel® Quartus® Prime Design Suite: 18.1
IOPLL Intel® FPGA IP Core User Guide
די IOPLL Intel® FPGA IP האַרץ אַלאַוז איר צו קאַנפיגיער די סעטטינגס פון די Intel Arria® 10 און Intel Cyclone® 10 GX I/O PLL.
IOPLL IP האַרץ שטיצט די פאלגענדע פֿעיִקייטן:
- שטיצט זעקס פאַרשידענע זייגער באַמערקונגען מאָדעס: דירעקט, פונדרויסנדיק באַמערקונגען, נאָרמאַל, מקור סינטשראָנאָוס, נול פאַרהאַלטן באַפער און LVDS מאָדע.
- דזשענערייץ אַרויף צו נייַן זייגער רעזולטאַט סיגנאַלז פֿאַר די Intel Arria 10 און Intel CycloneM 10 GX דעוויסעס.
- סוויטשאַז צווישן צוויי רעפֿערענץ אַרייַנשרייַב קלאַקס.
- שטיצט שכייניש PLL (adjpllin) אַרייַנשרייַב צו פאַרבינדן מיט אַ אַפּסטרים PLL אין PLL קאַסקיידינג מאָדע.
- דזשענערייץ די זכּרון יניטיאַליזאַטיאָן File (. מיף) און אַלאַוז פּלל דינאַמיקוורעקאָנפיגוראַטיאָן.
- שטיצט פּלל דינאַמיש פאַסע יבעררוק.
פֿאַרבונדענע אינפֿאָרמאַציע
- הקדמה צו Intel FPGA IP קאָרעס
גיט מער אינפֿאָרמאַציע וועגן Intel FPGA IP קאָרעס און די פּאַראַמעטער רעדאַקטאָר. - אָפּעראַציע מאָדעס אויף בלאַט 9
- רעזולטאַט קלאַקס אויף בלאַט 10
- רעפערענץ זייגער סוויטשאָווער אויף בלאַט 10
- PLL-to-PLL קאַסקאַדינג אויף בלאַט 11
- IOPLL Intel FPGA IP Core User Guide Archives אויף בלאַט 12
גיט אַ רשימה פון באַניצער גוידעס פֿאַר פרייַערדיק ווערסיעס פון די IOPLL Intel FPGA IP האַרץ.
מיטל משפּחה שטיצן
די IOPLL IP האַרץ שטיצט בלויז די Intel Arria 10 און Intel Cyclone 10 GX מיטל פאַמיליעס.
IOPLL IP קאָר פּאַראַמעטערס
די IOPLL IP האַרץ פּאַראַמעטער רעדאַקטאָר איז אין די PLL קאַטעגאָריע פון די IP קאַטאַלאָג.
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| מיטל משפּחה | Intel Arria 10, ינטעל
סיקלאָון 10 גקס |
ספּעציפיצירט די מיטל משפּחה. |
| קאָמפּאָנענט | — | ספּעציפיצירט די טאַרגעטעד מיטל. |
| Speed Grade | — | ספּעציפיצירט די גיכקייַט מיינונג פֿאַר טאַרגעטעד מיטל. |
| PLL מאָדע | ינטעגער-ען PLL | ספּעציפיצירט די מאָדע געניצט פֿאַר די IOPLL IP האַרץ. דער בלויז לעגאַל סעלעקציע איז ינטעגער-N PLL. אויב איר דאַרפֿן אַ פראַקשאַנאַל פּלל, איר מוזן נוצן די fPLL Intel Arria 10/Cyclone 10 FPGA IP האַרץ. |
| רעפערענץ זייגער אָפטקייַט | — | ספּעציפיצירט די אַרייַנשרייַב אָפטקייַט פֿאַר די אַרייַנשרייַב זייגער, רעפקלק, אין מהז. די פעליקייַט ווערט איז 100.0 מהז. די מינימום און מאַקסימום ווערט איז אָפענגיק אויף די אויסגעקליבן מיטל. |
| געבן לאַקט רעזולטאַט פּאָרט | קער אויף אָדער קער אַוועק | קער אויף צו געבן די פארשפארט פּאָרט. |
| געבן פיזיש רעזולטאַט זייגער פּאַראַמעטערס | קער אויף אָדער קער אַוועק | קער אויף צו אַרייַן פיזיש PLL טאָמבאַנק פּאַראַמעטערס אַנשטאָט פון ספּעציפיצירן אַ געוואלט רעזולטאַט זייגער אָפטקייַט. |
| אָפּעראַציע מאָדע | דירעקט, פונדרויסנדיק באַמערקונגען, נאָרמאַל, מקור סינטשראָנאָוס, נול פאַרהאַלטן באַפער, אָדער לעווידי | ספּעציפיצירט די אָפּעראַציע פון די PLL. די פעליקייַט אָפּעראַציע איז דירעקט
מאָדע. • אויב איר אויסקלייַבן די דירעקט מאָדע, די פּלל מינאַמייזאַז די לענג פון די באַמערקונגען דרך צו פּראָדוצירן די קלענסטער מעגלעך דזשיטער ביי די פּלל רעזולטאַט. די ינערלעך-זייגער און פונדרויסנדיק-זייגער אַוטפּוץ פון די פּלל זענען פאַסע-שיפטיד מיט רעספּעקט צו די פּלל זייגער אַרייַנשרייַב. אין דעם מאָדע, די PLL טוט נישט פאַרגיטיקן פֿאַר קיין זייגער נעטוואָרקס. • אויב איר אויסקלייַבן די נאָרמאַל מאָדע, די PLL קאַמפּאַנסייץ פֿאַר די פאַרהאַלטן פון די ינערלעך זייגער נעץ געניצט דורך די זייגער רעזולטאַט. אויב די PLL איז אויך געניצט צו פאָר אַ פונדרויסנדיק זייגער רעזולטאַט שטיפט, אַ קאָראַספּאַנדינג פאַסע יבעררוק פון די סיגנאַל אויף די רעזולטאַט שטיפט אַקערז. • אויב איר אויסקלייַבן די מקור סינטשראָנאָוס מאָדע, די זייגער פאַרהאַלטן פון שטיפט צו י / אָ אַרייַנשרייַב רעגיסטרירן שוועבעלעך די דאַטן פאַרהאַלטן פון שטיפט צו י / אָ אַרייַנשרייַב רעגיסטרירן. • אויב איר אויסקלייַבן די פונדרויסנדיק באַמערקונגען מאָדע, איר מוזן פאַרבינדן די fbclk אַרייַנשרייַב פּאָרט צו אַ אַרייַנשרייַב שטיפט. א ברעט-מדרגה קשר מוזן פאַרבינדן ביידע די אַרייַנשרייַב שטיפט און פונדרויסנדיק זייגער רעזולטאַט פּאָרט, fboutclk. די fbclk פּאָרט איז אַליינד מיט די אַרייַנשרייַב זייגער. • אויב איר אויסקלייַבן די נול פאַרהאַלטן באַפער מאָדע, די PLL מוזן קאָרמען אַ פונדרויסנדיק זייגער רעזולטאַט שטיפט און פאַרגיטיקן פֿאַר די פאַרהאַלטן ינטראָודוסט דורך דעם שטיפט. דער סיגנאַל באמערקט אויף די שטיפט איז סינגקראַנייזד צו די אַרייַנשרייַב זייגער. די PLL זייגער רעזולטאַט קאַנעקץ צו די אַלטבידיר פּאָרט און דרייווז זדבפבקלק ווי אַ רעזולטאַט פּאָרט. אויב די PLL אויך דרייווז די ינערלעך זייגער נעץ, אַ קאָראַספּאַנדינג פאַסע יבעררוק פון די נעץ אַקערז. • אויב איר אויסקלייַבן די לעווידי מאָדע, די זעלבע דאַטן און זייגער טיימינג שייכות פון די פּינס אין די ינערלעך SERDES כאַפּן רעגיסטרירן איז מיינטיינד. דער מאָדע קאַמפּאַנסייץ פֿאַר די דילייז אין LVDS זייגער נעץ, און צווישן די דאַטן שטיפט און זייגער אַרייַנשרייַב שטיפט צו די SERDES כאַפּן רעגיסטרירן פּאַטס. |
| נומער פון קלאַקס | 1–9 | ספּעציפיצירט די נומער פון רעזולטאַט קלאַקס פארלאנגט פֿאַר יעדער מיטל אין די PLL פּלאַן. די געבעטן סעטטינגס פֿאַר רעזולטאַט אָפטקייַט, פאַסע יבעררוק און פליכט ציקל זענען געוויזן באזירט אויף די נומער פון קלאַקס אויסגעקליבן. |
| ספּעציפיצירן ווקאָ פרעקווענסי | קער אויף אָדער קער אַוועק | אַלאַוז איר צו באַגרענעצן די VCO אָפטקייַט צו די ספּעסיפיעד ווערט. דאָס איז נוציק ווען איר שאַפֿן אַ PLL פֿאַר LVDS פונדרויסנדיק מאָדע, אָדער אויב איר ווילט אַ ספּעציפיש דינאַמיש פאַסע יבעררוק שריט. |
| פארבליבן... | ||
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| ווקאָ אָפטקייַט (1) | — | • ווען געבן פיזיש רעזולטאַט זייגער פּאַראַמעטערס איז אויסגעדרייט אויף - דיספּלייז די ווקאָ אָפטקייַט באזירט אויף די וואַלועס פֿאַר רעפערענץ זייגער אָפטקייַט, מולטיפּלי פאַקטאָר (M-קאָונטער), און דיטיילד פאַקטאָר (N-קאָונטער).
• ווען געבן פיזיש רעזולטאַט זייגער פּאַראַמעטערס איז אויסגעדרייט אַוועק - אַלאַוז איר צו ספּעציפיצירן די געבעטן ווערט פֿאַר די ווקאָ אָפטקייַט. די פעליקייַט ווערט איז 600.0 מהז. |
| געבן זייגער גלאבאלע נאָמען | קער אויף אָדער קער אַוועק | אַלאַוז איר צו רענאַמע די פּראָדוקציע זייגער נאָמען. |
| זייגער נאָמען | — | דער באַניצער זייגער נאָמען פֿאַר Synopsis Design Constraints (SDC). |
| געוואלט אָפטקייַט | — | ספּעציפיצירט די רעזולטאַט זייגער אָפטקייַט פון די קאָראַספּאַנדינג רעזולטאַט זייגער פּאָרט, אַוטקלק [], אין מהז. די פעליקייַט ווערט איז 100.0 מהז. די מינימום און מאַקסימום וואַלועס אָפענגען אויף די מיטל געניצט. די PLL לייענט בלויז די נומעראַלס אין דער ערשטער זעקס דעצימאַל ערטער. |
| פאַקטיש אָפטקייַט | — | אַלאַוז איר צו אויסקלייַבן די פאַקטיש רעזולטאַט זייגער אָפטקייַט פון אַ רשימה פון אַטשיוואַבאַל פריקוואַנסיז. די פעליקייַט ווערט איז די קלאָוסאַסט אַטשיוואַבאַל אָפטקייַט צו דער געוואלט אָפטקייַט. |
| פאַסע שיפט וניץ | ps or דיגריז | ספּעציפיצירט די פאַסע יבעררוק אַפּאַראַט פֿאַר די קאָראַספּאַנדינג רעזולטאַט זייגער פּאָרט,
outclk [], אין פּיקאָסעקאַנדז (פּס) אָדער דיגריז. |
| געוואלט פאַסע שיפט | — | ספּעציפיצירט די געבעטן ווערט פֿאַר די פאַסע יבעררוק. די פעליקייַט ווערט איז
0 פּס. |
| פאַקטיש פאַסע שיפט | — | אַלאַוז איר צו אויסקלייַבן די פאַקטיש פאַסע יבעררוק פון אַ רשימה פון אַטשיוואַבאַל פאַסע יבעררוק וואַלועס. די פעליקייַט ווערט איז די קלאָוסאַסט אַטשיוואַבאַל פאַסע יבעררוק צו דער געוואלט פאַסע יבעררוק. |
| געוואלט דוטי ציקל | 0.0–100.0 | ספּעציפיצירט די געבעטן ווערט פֿאַר די פליכט ציקל. די פעליקייַט ווערט איז
50.0%. |
| פאַקטיש דוטי ציקל | — | אַלאַוז איר צו אויסקלייַבן די פאַקטיש פליכט ציקל פון אַ רשימה פון אַטשיוואַבאַל פליכט ציקל וואַלועס. די פעליקייַט ווערט איז די קלאָוסאַסט אַטשיוואַבאַל פליכט ציקל צו די געבעטן פליכט ציקל. |
| מולטיפּלי פאַקטאָר (M-קאָונטער)
(2) |
4–511 | ספּעציפיצירט די מערן פאַקטאָר פון M-טאָמבאַנק.
די לעגאַל קייט פון די M טאָמבאַנק איז 4-511. אָבער, ריסטריקשאַנז אויף די מינימום לעגאַל PFD אָפטקייַט און מאַקסימום לעגאַל VCO אָפטקייַט באַגרענעצן די עפעקטיוו M טאָמבאַנק קייט צו 4-160. |
| דיטיילד פאַקטאָר (N-קאָונטער) (2) | 1–511 | ספּעציפיצירט די טיילן פאַקטאָר פון N-טאָמבאַנק.
די לעגאַל קייט פון די N טאָמבאַנק איז 1-511. אָבער, ריסטריקשאַנז אויף די מינימום לעגאַל PFD אָפטקייַט באַגרענעצן די עפעקטיוו קייט פון די N טאָמבאַנק צו 1-80. |
| דיטיילד פאַקטאָר (C-קאָונטער) (2) | 1–511 | ספּעציפיצירט די טיילן פאַקטאָר פֿאַר די רעזולטאַט זייגער (C-טאָמבאַנק). |
- דער פּאַראַמעטער איז בלויז בנימצא ווען געבן פיזיש רעזולטאַט זייגער פּאַראַמעטערס איז אויסגעדרייט אַוועק.
- דער פּאַראַמעטער איז בלויז בנימצא ווען געבן פיזיש רעזולטאַט זייגער פּאַראַמעטערס איז אויסגעדרייט אויף.
IOPLL IP קאָר פּאַראַמעטערס - סעטטינגס קוויטל
טיש 2. IOPLL IP קאָר פּאַראַמעטערס - סעטטינגס טאַב
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| PLL באַנדווידטה פּריסעט | נידעריק, מיטל, אָדער הויך | ספּעסיפיעס די PLL באַנדווידט פּריסעט באַשטעטיקן. די פעליקייַט סעלעקציע איז
נידעריק. |
| פּלל אַוטאָ באַשטעטיק | קער אויף אָדער קער אַוועק | אויטאָמאַטיש זיך-ריסעץ די PLL אויף אָנווער פון שלאָס. |
| שאַפֿן אַ צווייט אַרייַנשרייַב קלק 'refclk1' | קער אויף אָדער קער אַוועק | קער אויף צו צושטעלן אַ באַקאַפּ זייגער אַטאַטשט צו דיין PLL וואָס קענען באַשטימען מיט דיין אָריגינעל רעפֿערענץ זייגער. |
| צווייטע רעפערענץ זייגער אָפטקייַט | — | סאַלעקץ די אָפטקייַט פון די רגע אַרייַנשרייַב זייגער סיגנאַל. די פעליקייַט ווערט איז 100.0 מהז. די מינימום און מאַקסימום ווערט איז אָפענגיק אויף די מיטל געניצט. |
| שאַפֿן אַן 'אַקטיוו_קלק' סיגנאַל צו אָנווייַזן די אַרייַנשרייַב זייגער אין נוצן | קער אויף אָדער קער אַוועק | קער אויף צו שאַפֿן די אַקטיווקלק רעזולטאַט. די אַקטיווקלק רעזולטאַט ינדיקייץ די אַרייַנשרייַב זייגער וואָס איז אין נוצן דורך די PLL. נידעריק רעזולטאַט סיגנאַל ינדיקייץ רעפקלק און רעזולטאַט סיגנאַל הויך ינדיקייץ רעפקלק 1. |
| שאַפֿן אַ 'קלקבאַד' סיגנאַל פֿאַר יעדער פון די אַרייַנשרייַב קלאַקס | קער אויף אָדער קער אַוועק | קער אויף צו שאַפֿן צוויי קלקבאַד אַוטפּוץ, איינער פֿאַר יעדער אַרייַנשרייַב זייגער. נידעריק רעזולטאַט סיגנאַל ינדיקייץ די זייגער איז ארבעטן און רעזולטאַט סיגנאַל הויך ינדיקייץ אַז די זייגער איז נישט ארבעטן. |
| סוויטשאָווער מאָדע | אָטאַמאַטיק סוויטשאָווער, מאַנואַל סוויטשאָווער, אָדער אָטאַמאַטיק סוויטשאָווער מיט מאַנואַל אָווועררייד | ספּעציפיצירט די סוויטטשאָווער מאָדע פֿאַר פּלאַן אַפּלאַקיישאַן. די IP שטיצט דריי סוויטשאָוווער מאָדעס:
• אויב איר אויסקלייַבן די אָטאַמאַטיק סוויטשאָווער מאָדע, די PLL סערקאַץ מאָניטאָרס די אויסגעקליבן רעפֿערענץ זייגער. אויב איין זייגער סטאַפּס, דער קרייַז אויטאָמאַטיש סוויטשיז צו די באַקאַפּ זייגער אין אַ ביסל זייגער סייקאַלז און דערהייַנטיקט די סטאַטוס סיגנאַלז, קלקבאַד און אַקטיווקלק. • אויב איר אויסקלייַבן די מאַנואַל סוויטשאָווער מאָדע, ווען די קאָנטראָל סיגנאַל, עקסטוויטש, ענדערונגען פון לאָגיק הויך צו לאָגיק נידעריק, און סטייז נידעריק פֿאַר בייַ מינדסטער דריי זייגער סייקאַלז, די אַרייַנשרייַב זייגער סוויטשיז צו די אנדערע זייגער. די עקסטוויטש קענען זיין דזשענערייטאַד פֿון FPGA האַרץ לאָגיק אָדער אַרייַנשרייַב שטיפט. • אויב איר אויסקלייַבן אָטאַמאַטיק סוויטשאָווער מיט מאַנואַל אָווועררייד מאָדע, ווען די עקסטוויטש סיגנאַל איז נידעריק, עס אָווועררייד די אָטאַמאַטיק באַשטימען פונקציע. ווי לאַנג ווי עקסטוויטש בלייבט נידעריק, ווייַטער סוויטטשאָווער קאַמף איז אפגעשטעלט. צו אויסקלייַבן דעם מאָדע, דיין צוויי זייגער קוואלן מוזן זיין פליסנדיק און די אָפטקייַט פון די צוויי קלאַקס קענען נישט זיין אַנדערש מיט מער ווי 20%. אויב ביידע קלאַקס זענען נישט אויף דער זעלביקער אָפטקייַט, אָבער זייער פּעריאָד חילוק איז ין 20%, די זייגער אָנווער דיטעקשאַן בלאָק קענען דעטעקט די פאַרפאַלן זייגער. די PLL איז מסתּמא צו פאַלן אויס פון שלאָס נאָך די PLL זייגער אַרייַנשרייַב סוויטטשאָווער און דאַרף צייט צו שלאָס ווידער. |
| סוויטשאָווער פאַרהאַלטן | 0–7 | מוסיף אַ ספּעציפיש סומע פון ציקל פאַרהאַלטן צו די סוויטטשאָווער פּראָצעס. די פעליקייַט ווערט איז 0. |
| אַקסעס צו PLL LVDS_CLK / LOADEN רעזולטאַט פּאָרט | פאַרקריפּלט, געבן LVDS_CLK/ לאָדן 0, אָדער
געבן LVDS_CLK/ לאָדן 0 & 1 |
אויסקלייַבן געבן LVDS_CLK/LOADEN 0 or געבן LVDS_CLK/LOADEN 0 & 1 צו געבן די PLL lvds_clk אָדער לאָדן רעזולטאַט פּאָרט. ינייבאַלז דעם פּאַראַמעטער אין פאַל די PLL פידז אַ LVDS SERDES בלאָק מיט פונדרויסנדיק PLL.
ווען איר נוצן די I/O PLL אָוטקלק פּאָרץ מיט LVDS פּאָרץ, outclk[0..3] זענען געניצט פֿאַר lvds_clk[0,1] און loaden[0,1] פּאָרץ, outclk4 קענען זיין געוויינט פֿאַר קאָרעקלק פּאָרץ. |
| געבן אַקסעס צו די PLL DPA רעזולטאַט פּאָרט | קער אויף אָדער קער אַוועק | קער אויף צו געבן די PLL DPA רעזולטאַט פּאָרט. |
| פארבליבן... | ||
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| געבן אַקסעס צו פּלל פונדרויסנדיק זייגער רעזולטאַט פּאָרט | קער אויף אָדער קער אַוועק | קער אויף צו געבן די PLL פונדרויסנדיק זייגער רעזולטאַט פּאָרט. |
| ספּעציפיצירט וואָס אַוטקלק צו זיין געוויינט ווי עקסטקלק_אָוט[0] מקור | C0 – C8 | ספּעציפיצירט די אָוטקלק פּאָרט צו זיין געוויינט ווי עקסטקלק_אָוט[0] מקור. |
| ספּעציפיצירט וואָס אַוטקלק צו זיין געוויינט ווי עקסטקלק_אָוט[1] מקור | C0 – C8 | ספּעציפיצירט די אָוטקלק פּאָרט צו זיין געוויינט ווי עקסטקלק_אָוט[1] מקור. |
קאַסקאַדינג טאַב
טיש 3. IOPLL IP קאָר פּאַראַמעטערס - קאַסקאַדינג טאַב3
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| שאַפֿן אַ 'קאַסקייד אויס' סיגנאַל צו פאַרבינדן מיט אַ דאַונסטרים PLL | קער אויף אָדער קער אַוועק | קער אויף צו שאַפֿן די קאַסקאַדע_אָוט פּאָרט, וואָס ינדיקייץ אַז דעם פּלל איז אַ מקור און קאַנעקץ מיט אַ דעסטיניישאַן (דאַונסטרים) פּלל. |
| ספּעציפיצירט וואָס אַוטקלק צו זיין געוויינט ווי קאַסקיידינג מקור | 0–8 | ספּעציפיצירט די קאַסקיידינג מקור. |
| שאַפֿן אַ אַדדזשפּללין אָדער cclk סיגנאַל צו פאַרבינדן מיט אַ אַפּסטרים פּלל | קער אויף אָדער קער אַוועק | קער אויף צו שאַפֿן אַ אַרייַנשרייַב פּאָרט, וואָס ינדיקייץ אַז דעם פּלל איז אַ דעסטיניישאַן און קאַנעקץ מיט אַ מקור (אַפּסטרים) פּלל. |
דינאַמיש רעקאָנפיגוראַטיאָן טאַב
טיש 4. IOPLL IP Core Parameters - דינאַמיש רעקאָנפיגוראַטיאָן טאַב
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| געבן דינאַמיש ריקאַנפיגיעריישאַן פון PLL | קער אויף אָדער קער אַוועק | קער אויף די געבן די דינאַמיש ריקאַנפיגיעריישאַן פון דעם PLL (אין קאַנדזשאַנגקשאַן מיט PLL Reconfig Intel FPGA IP האַרץ). |
| געבן אַקסעס צו דינאַמיש פאַסע יבעררוק פּאָרץ | קער אויף אָדער קער אַוועק | קער אויף די געבן די דינאַמיש פאַסע יבעררוק צובינד מיט די PLL. |
| MIF Generation אָפּציע (3) | דזשענערייט נייַ MIF File, לייג קאָנפיגוראַטיאָן צו יגזיסטינג MIF File, און שאַפֿן MIF File בעשאַס IP דור | אָדער שאַפֿן אַ נייַע .מיף file מיט די קראַנט קאַנפיגיעריישאַן פון די I/O PLL, אָדער לייגן דעם קאַנפיגיעריישאַן צו אַן יגזיסטינג .mif. file. איר קענען נוצן דעם .מיף file בעשאַס דינאַמיש ריקאַנפיגיעריישאַן צו ריקאַנפיגיער די I / O PLL צו זיין קראַנט סעטטינגס. |
| וועג צו ניו MIF file (4) | — | אַרייַן די אָרט און file נאָמען פון די נייַ .מיף file צו ווערן באשאפן. |
| וועג צו עקסיסטינג MIF file (5) | — | אַרייַן די אָרט און file נאָמען פון די יגזיסטינג .מיף file איר אויסן צו לייגן צו. |
| פארבליבן... | ||
- דער פּאַראַמעטער איז בלויז בנימצא ווען געבן דינאַמיש ריקאַנפיגיעריישאַן פון PLL איז אויסגעדרייט אויף.
- דער פּאַראַמעטער איז בלויז בנימצא ווען גענעראַטע ניו MIF File איז אויסגעקליבן ווי MIF Generation
אָפּציע.פּאַראַמעטער לעגאַל ווערט באַשרייַבונג געבן דינאַמיש פאַסע שיפט פֿאַר MIF סטרימינג (3) קער אויף אָדער קער אַוועק קער אויף צו קראָם דינאַמיש פאַסע יבעררוק פּראָפּערטיעס פֿאַר PLL ריקאַנפיגיעריישאַן. דפּס קאָונטער סעלעקציע (6) C0–C8, אַלע סי, or M
סאַלעקץ די טאָמבאַנק צו אַנדערגאָו דינאַמיש פאַסע יבעררוק. מ איז די באַמערקונגען טאָמבאַנק און C איז די פּאָסט-וואָג קאָונטערס. נומער פון דינאַמיש פאַסע שיפץ (6) 1–7 סאַלעקץ די נומער פון פאַסע יבעררוק ינגקראַמאַנץ. די גרייס פון אַ איין פאַסע יבעררוק ינקראַמאַנט איז גלייַך צו 1/8 פון די ווקאָ פּעריאָד. די פעליקייַט ווערט איז 1. דינאַמיש פאַסע שיפט ריכטונג (6) Positive or נעגאַטיוו
דיטערמאַנז די דינאַמיש פאַסע יבעררוק ריכטונג צו קראָם אין די PLL MIF. - דער פּאַראַמעטער איז בלויז בנימצא ווען לייג קאַנפיגיעריישאַן צו יגזיסטינג MIF File איז אויסגעקליבן ווי MIF Generation אָפּציע
IOPLL IP קאָר פּאַראַמעטערס - אַוואַנסירטע פּאַראַמעטערס טאַב
טיש 5. IOPLL IP Core Parameters - Advanced Parameters Tab
| פּאַראַמעטער | לעגאַל ווערט | באַשרייַבונג |
| אַוואַנסירטע פּאַראַמעטערס | — | דיספּלייז אַ טיש פון גשמיות PLL סעטטינגס וואָס וועט זיין ימפּלאַמענאַד באזירט אויף דיין אַרייַנשרייַב. |
פאַנגקשאַנאַל באַשרייַבונג
- אַן I/O PLL איז אַ אָפטקייַט קאָנטראָל סיסטעם וואָס דזשענערייץ אַ רעזולטאַט זייגער דורך סינגקראַנייז זיך צו אַ אַרייַנשרייַב זייגער. די PLL קאַמפּערז די פאַסע חילוק צווישן די אַרייַנשרייַב סיגנאַל און די רעזולטאַט סיגנאַל פון אַ וואָלtagE- קאַנטראָולד אַסאַלייטער (VCO) און דעמאָלט פּערפאָרמז פאַסע סינגקראַנאַזיישאַן צו האַלטן אַ קעסיידערדיק פאַסע ווינקל (שלאָס) אויף די אָפטקייַט פון די אַרייַנשרייַב אָדער רעפֿערענץ סיגנאַל. די סינגקראַנאַזיישאַן אָדער נעגאַטיוו באַמערקונגען שלייף פון די סיסטעם פאָרסעס די PLL צו זיין פאַסע-פארשפארט.
- איר קענען קאַנפיגיער פּללס ווי אָפטקייַט מולטיפּליערס, דיווידערס, דעמאָדולאַטאָרס, טראַקינג גענעראַטאָרס אָדער זייגער אָפּזוך סערקאַץ. איר קענען נוצן PLLs צו דזשענערייט סטאַביל פריקוואַנסיז, צוריקקריגן סיגנאַלז פון אַ טומלדיק קאָמוניקאַציע קאַנאַל אָדער פאַרשפּרייטן זייגער סיגנאַלז איבער דיין פּלאַן.
בילדינג בלאַקס פון אַ PLL
די הויפּט בלאַקס פון די I/O PLL זענען די פאַסע אָפטקייַט דעטעקטאָר (PFD), אָפּצאָל פּאָמפּע, שלייף פילטער, ווקאָ און קאָונטערס, אַזאַ ווי אַ באַמערקונגען טאָמבאַנק (M), אַ פאַר-וואָג טאָמבאַנק (N), און פּאָסט-וואָג טאָמבאַנק. וואָג קאָונטערס (C). די PLL אַרקאַטעקטשער דעפּענדס אויף די מיטל איר נוצן אין דיין פּלאַן.
דער פּאַראַמעטער איז בארעכטיגט בלויז ווען געבן דינאַמיש פאַסע שיפט פֿאַר MIF סטרימינג איז אויסגעדרייט אויף.
טיפּיש I / O PLL אַרטשיטעקטורע
- די פאלגענדע טערמינען זענען אָפט געניצט צו באַשרייַבן די נאַטור פון אַ PLL:
PLL שלאָס צייט - אויך באקאנט ווי די PLL אַקוואַזישאַן צייט. PLL שלאָס צייט איז די צייט פֿאַר די PLL צו דערגרייכן די ציל אָפטקייַט און פאַסע שייכות נאָך מאַכט-אַרויף, נאָך אַ פּראָוגראַמד רעזולטאַט אָפטקייַט ענדערונג, אָדער נאָך אַ PLL באַשטעטיק. באַמערקונג: סימיאַליישאַן ווייכווארג קען נישט מאָדעל אַ רעאַליסטיש פּלל שלאָס צייט. סימיאַליישאַן ווייזט אַ אַנריליסטיק שנעל שלאָס צייט. פֿאַר די פאַקטיש שלאָס צייט באַשרייַבונג, אָפּשיקן צו די מיטל דאַטאַשיט. - PLL האַכלאָטע - די מינימום אָפטקייַט ינקראַמאַנט ווערט פון אַ PLL VCO. די נומער פון ביטן אין די M און N קאָונטערס באַשטימען די PLL האַכלאָטע ווערט.
- PLL sample rate — די FREF sampלינג אָפטקייַט פארלאנגט צו דורכפירן די פאַסע און אָפטקייַט קערעקשאַן אין די PLL. די PLL sampדער קורס איז פרעף / ן.
PLL לאַק
די PLL שלאָס איז אָפענגיק אויף די צוויי אַרייַנשרייַב סיגנאַלז אין די פאַסע אָפטקייַט דעטעקטאָר. דער שלאָס סיגנאַל איז אַן ייסינגקראַנאַס רעזולטאַט פון די PLLs. די נומער פון סייקאַלז פארלאנגט צו טויער די שלאָס סיגנאַל דעפּענדס אויף די PLL אַרייַנשרייַב זייגער וואָס קלאַקס די גייטיד-שלאָס סערקאַץ. טיילן די מאַקסימום שלאָס צייט פון די PLL דורך די צייט פון די PLL אַרייַנשרייַב זייגער צו רעכענען די נומער פון זייגער סייקאַלז פארלאנגט צו טויער די שלאָס סיגנאַל.
אָפּעראַציע מאָדעס
די IOPLL IP האַרץ שטיצט זעקס פאַרשידענע זייגער באַמערקונגען מאָדעס. יעדער מאָדע אַלאַוז זייגער קייפל און אָפּטייל, פאַסע שיפטינג און פליכט-ציקל פּראָגראַממינג.
רעזולטאַט קלאַקס
- די IOPLL IP האַרץ קענען דזשענערייט אַרויף צו נייַן זייגער רעזולטאַט סיגנאַלז. די דזשענערייטאַד זייגער רעזולטאַט סיגנאַלז זייגער די האַרץ אָדער די פונדרויסנדיק בלאַקס אַרויס די האַרץ.
- איר קענען נוצן די באַשטעטיק סיגנאַל צו באַשטעטיק די רעזולטאַט זייגער ווערט צו 0 און דיסייבאַל די PLL רעזולטאַט קלאַקס.
- יעדער רעזולטאַט זייגער האט אַ סכום פון געבעטן סעטטינגס ווו איר קענען ספּעציפיצירן די געוואלט וואַלועס פֿאַר רעזולטאַט אָפטקייַט, פאַסע יבעררוק און פליכט ציקל. די געבעטן סעטטינגס זענען די סעטטינגס וואָס איר ווילן צו ינסטרומענט אין דיין פּלאַן.
- די פאַקטיש וואַלועס פֿאַר די אָפטקייַט, פאַסע יבעררוק און פליכט ציקל זענען די קלאָוסאַסט סעטטינגס (בעסטער דערנענטערנ זיך פון די געבעטן סעטטינגס) וואָס קענען זיין ימפּלאַמענאַד אין די PLL קרייַז.
רעפערענץ זייגער סוויטשאָווער
די רעפֿערענץ זייגער סוויטטשאָווער שטריך אַלאַוז די PLL צו באַשטימען צווישן צוויי רעפֿערענץ אַרייַנשרייַב קלאַקס. ניצן דעם שטריך פֿאַר זייגער יבעריקייַט, אָדער פֿאַר אַ צווייענדיק זייגער פעלד אַפּלאַקיישאַן אַזאַ ווי אין אַ סיסטעם. די סיסטעם קענען קער אויף אַ יבעריק זייגער אויב די ערשטיק זייגער סטאַפּס פליסנדיק.
ניצן די רעפֿערענץ זייגער סוויטטשאָווער שטריך, איר קענען ספּעציפיצירן די אָפטקייַט פֿאַר די רגע אַרייַנשרייַב זייגער, און סעלעקטירן דעם מאָדע און פאַרהאַלטן פֿאַר די סוויטטשאָווער.
די דיטעקשאַן פון זייגער אָנווער און רעפֿערענץ זייגער סוויטטשאָווער בלאָק האט די פאלגענדע פאַנגקשאַנז:
- מאָניטאָרס די רעפֿערענץ זייגער סטאַטוס. אויב דער רעפֿערענץ זייגער פיילז, דער זייגער אויטאָמאַטיש סוויטשיז צו אַ באַקאַפּ זייגער אַרייַנשרייַב מקור. דער זייגער דערהייַנטיקט די סטאַטוס פון די קלקבאַד און אַקטיווקלק סיגנאַלז צו פלינק די געשעעניש.
- סוויטשיז די רעפֿערענץ זייגער צוריק און צוריק צווישן צוויי פאַרשידענע פריקוואַנסיז. ניצן די עקסטוויטש סיגנאַל צו מאַניואַלי קאָנטראָלירן די באַשטימען קאַמף. נאָך אַ סוויטטשאָווער אַקערז, די PLL קען פאַרלירן שלאָס טעמפּערעראַלי און גיין דורך די חשבון פּראָצעס.
פּלל-צו-פּלל קאַסקאַדינג
אויב איר קאַסקייד פּלס אין דיין פּלאַן, די מקור (אַפּסטרים) פּלל מוזן האָבן אַ נידעריק-באַנדווידט באַשטעטיקן, בשעת די דעסטיניישאַן (דאַונסטרים) פּלל מוזן האָבן אַ הויך-באַנדווידט באַשטעטיקן. בעשאַס קאַסקיידינג, דער רעזולטאַט פון מקור פּלל סערוועס ווי דער רעפֿערענץ זייגער (אַרייַנרייַב) פון די דעסטיניישאַן פּלל. די באַנדווידט סעטטינגס פון קאַסקייד פּללס מוזן זיין אַנדערש. אויב די באַנדווידט סעטטינגס פון די קאַסקיידיד PLLs זענען די זעלבע, די קאַסקיידעד PLLs קען ampליפי פאַסע ראַש אין זיכער פרעקווענסיעס. די אַדדזשפּללין אַרייַנשרייַב זייגער מקור איז געניצט פֿאַר ינטער-קאַסקאַדינג צווישן פראַקטשעראַבאַל פראַקשאַנאַל פּלס.
פּאָרץ
טיש 6. IOPLL IP Core Ports
| פּאַראַמעטער | טיפּ | צושטאַנד | באַשרייַבונג |
| refclk | אַרייַנשרייַב | פארלאנגט | דער רעפֿערענץ זייגער מקור וואָס דרייווז די I/O PLL. |
| ערשטער | אַרייַנשרייַב | פארלאנגט | די ייסינגקראַנאַס באַשטעטיק פּאָרט פֿאַר די פּראָדוקציע קלאַקס. פאָר דעם פּאָרט הויך צו באַשטעטיק אַלע רעזולטאַט קלאַקס צו די ווערט פון 0. איר מוזן פאַרבינדן דעם פּאָרט צו די באַניצער קאָנטראָל סיגנאַל. |
| fbclk | אַרייַנשרייַב | אָפּטיאָנאַל | די פונדרויסנדיק באַמערקונגען אַרייַנשרייַב פּאָרט פֿאַר די I/O PLL.
די IOPLL IP האַרץ קריייץ דעם פּאָרט ווען די I/O PLL איז אַפּערייטינג אין פונדרויסנדיק באַמערקונגען מאָדע אָדער נול פאַרהאַלטן באַפער מאָדע. צו פאַרענדיקן די באַמערקונגען שלייף, אַ ברעט-מדרגה קשר מוזן פאַרבינדן די פבקלק פּאָרט און די פונדרויסנדיק זייגער רעזולטאַט פּאָרט פון די I/O PLL. |
| fboutclk | רעזולטאַט | אָפּטיאָנאַל | דער פּאָרט וואָס פידז די פבקלק פּאָרט דורך די מימיק סערקיאַליישאַן.
די fboutclk פּאָרט איז בארעכטיגט בלויז אויב די I/O PLL איז אין פונדרויסנדיק באַמערקונגען מאָדע. |
| zdbfbclk | בידירעקטיאָנאַל | אָפּטיאָנאַל | די ביידירעקטיאָנאַל פּאָרט וואָס קאַנעקץ צו די מימיק קרייַז. דער פּאָרט מוזן פאַרבינדן צו אַ ביידירעקטיאָנאַל שטיפט וואָס איז געשטעלט אויף די positive באַמערקונגען דעדאַקייטאַד רעזולטאַט שטיפט פון די I/O PLL.
די zdbfbclk פּאָרט איז בארעכטיגט בלויז אויב די I/O PLL איז אין נול פאַרהאַלטן באַפער מאָדע. צו ויסמיידן סיגנאַל אָפּשפּיגלונג ווען ניצן נול-פאַרהאַלטן באַפער מאָדע, טאָן ניט שטעלן ברעט טראַסעס אויף ביידירעקטיאָנאַל י / אָ שטיפט. |
| פארשפארט | רעזולטאַט | אָפּטיאָנאַל | די IOPLL IP האַרץ דרייווז דעם פּאָרט הויך ווען די PLL אַקווייערז שלאָס. דער פּאָרט בלייבט הויך ווי לאַנג ווי די IOPLL איז פארשפארט. די I / O PLL באַשטעטיקט די פארשפארט פּאָרט ווען די פייזאַז און פריקוואַנסיז פון די רעפֿערענץ זייגער און באַמערקונגען זייגער זענען די |
| פארבליבן... | |||
| פּאַראַמעטער | טיפּ | צושטאַנד | באַשרייַבונג |
| זעלביקער אָדער אין די שלאָס קרייַז טאָלעראַנץ. ווען די חילוק צווישן די צוויי זייגער סיגנאַלז יקסידז די שלאָס קרייַז טאָלעראַנץ, די I/O PLL פארלירט שלאָס. | |||
| refclk1 | אַרייַנשרייַב | אָפּטיאָנאַל | צווייטע רעפֿערענץ זייגער מקור וואָס דרייווז די I/O PLL פֿאַר זייגער סוויטטשאָווער שטריך. |
| עקסטוויטש | אַרייַנשרייַב | אָפּטיאָנאַל | באַשטעטיקן די עקסטוויטש סיגנאַל נידעריק (1'b0) פֿאַר בייַ מינדסטער 3 זייגער סייקאַלז צו מאַניואַלי באַשטימען די זייגער. |
| activeclk | רעזולטאַט | אָפּטיאָנאַל | רעזולטאַט סיגנאַל צו אָנווייַזן וואָס רעפֿערענץ זייגער מקור איז געניצט דורך I/O PLL. |
| קלקבאד | רעזולטאַט | אָפּטיאָנאַל | רעזולטאַט סיגנאַל וואָס ינדיקייץ די סטאַטוס פון דער רעפֿערענץ זייגער מקור איז גוט אָדער שלעכט. |
| cascade_out | רעזולטאַט | אָפּטיאָנאַל | רעזולטאַט סיגנאַל וואָס פידז אין דאַונסטרים I/O PLL. |
| adjpllin | אַרייַנשרייַב | אָפּטיאָנאַל | אַרייַנשרייַב סיגנאַל וואָס פידז פֿון אַפּסטרים I/O PLL. |
| outclk_[] | רעזולטאַט | אָפּטיאָנאַל | רעזולטאַט זייגער פֿון I/O PLL. |
IOPLL Intel FPGA IP Core User Guide Archives
אויב אַן IP האַרץ ווערסיע איז נישט ליסטעד, דער באַניצער פירער פֿאַר די פריערדיקע IP האַרץ ווערסיע אַפּלייז
| IP קאָר ווערסיע | באַניצער גייד |
| 17.0 | אַלטעראַ איך / אָ פאַסע-לאַקט שלייף (אַלטעראַ IOPLL) IP קאָר באַניצער גייד |
| 16.1 | אַלטעראַ איך / אָ פאַסע-לאַקט שלייף (אַלטעראַ IOPLL) IP קאָר באַניצער גייד |
| 16.0 | אַלטעראַ איך / אָ פאַסע-לאַקט שלייף (אַלטעראַ IOPLL) IP קאָר באַניצער גייד |
| 15.0 | אַלטעראַ איך / אָ פאַסע-לאַקט שלייף (אַלטעראַ IOPLL) IP קאָר באַניצער גייד |
דאָקומענט רעוויזיע געשיכטע פֿאַר די IOPLL Intel FPGA IP Core User Guide
| דאָקומענט ווערסיע | Intel Quartus® הויפּט ווערסיע | ענדערונגען |
| 2019.06.24 | 18.1 | דערהייַנטיקט די באַשרייַבונג פֿאַר דעדאַקייטאַד זייגער ינפּוץ אין די טיפּיש I / O PLL אַרטשיטעקטורע דיאַגראַמע. |
| 2019.01.03 | 18.1 | • דערהייַנטיקט די אַקסעס צו PLL LVDS_CLK/LOADEN רעזולטאַט פּאָרט
פּאַראַמעטער אין די IOPLL IP קאָר פּאַראַמעטערס - סעטטינגס קוויטל טיש. • דערהייַנטיקט די באַשרייַבונג פֿאַר די זדבפבקלק פּאָרט אין די IOPLL IP קאָר פּאָרץ טיש. |
| 2018.09.28 | 18.1 | • קערעקטאַד די באַשרייַבונג פֿאַר עקסטוויטש אין די IOPLL IP קאָר פּאָרץ
טיש. • ריניימד די פאלגענדע IP קאָרעס לויט ינטעל ריבראַנדינג: - טשיינדזשד אַלטעראַ IOPLL IP האַרץ צו IOPLL Intel FPGA IP האַרץ. - טשיינדזשד Altera PLL Reconfig IP האַרץ צו PLL Reconfig Intel FPGA IP האַרץ. - טשיינדזשד Arria 10 FPLL IP האַרץ צו fPLL Intel Arria 10/Cyclone 10 FPGA IP האַרץ. |
| טאָג | ווערסיע | ענדערונגען |
| יוני 2017 | 2017.06.16 | • צוגעלייגט שטיצן פֿאַר Intel Cyclone 10 GX דעוויסעס.
• ריבראַנדיד ווי ינטעל. |
| דעצעמבער 2016 | 2016.12.05 | דערהייַנטיקט די באַשרייַבונג פון דער ערשטער פּאָרט פון די IP האַרץ. |
| יוני 2016 | 2016.06.23 | • דערהייַנטיקט יפּ קאָר פּאַראַמעטערס - סעטטינגס טאַב טיש.
- דערהייַנטיקט די באַשרייַבונג פֿאַר מאַנואַל סוויטשאָווער און אָטאַמאַטיק סוויטשאָווער מיט מאַנואַל אָווועררייד פּאַראַמעטערס. די זייגער סוויטשאָווער קאָנטראָל סיגנאַל איז אַקטיוו נידעריק. - דערהייַנטיקט די באַשרייַבונג פֿאַר סוויטשאָווער פאַרהאַלטן פּאַראַמעטער. • דיפיינד M און C קאָונטערס פֿאַר דפּס קאָונטער סעלעקציע פּאַראַמעטער אין IP קאָר פּאַראַמעטערס - דינאַמיש רעקאָנפיגוראַטיאָן טאַב טיש. • טשיינדזשד זייגער סוויטטשאָווער פּאָרט נאָמען פון קלקסוויטש צו עקסטסוויטש אין טיפּיש איך / אָ פּלל אַרטשיטעקטורע דיאַגראַמע. |
| מאי 2016 | 2016.05.02 | דערהייַנטיקט IP קאָר פּאַראַמעטערס - דינאַמיש רעקאָנפיגוראַטיאָן טאַב טיש. |
| מאי 2015 | 2015.05.04 | דערהייַנטיקט די באַשרייַבונג פֿאַר געבן אַקסעס צו PLL LVDS_CLK/LOADEN רעזולטאַט פּאָרט פּאַראַמעטער אין IP קאָר פּאַראַמעטערס - סעטטינגס טאַב טיש. צוגעגעבן אַ לינק צו די סיגנאַל צובינד צווישן Altera IOPLL און Altera LVDS SERDES IP קאָרעס טיש אין די I/O און High Speed I/O אין Arria 10 Devices קאַפּיטל. |
| אויגוסט 2014 | 2014.08.18 | ערשט מעלדונג. |
דאָקומענטן / רעסאָורסעס
 |
ינטעל UG-01155 IOPLL FPGA IP קאָר [pdfבאַניצער גייד UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core |
