intel UG-01155 IOPLL FPGA IP Core

განახლებულია Intel® Quartus® Prime Design Suite-სთვის: 18.1

IOPLL Intel® FPGA IP Core მომხმარებლის სახელმძღვანელო

IOPLL Intel® FPGA IP ბირთვი საშუალებას გაძლევთ დააკონფიგურიროთ Intel Arria® 10 და Intel Cyclone® 10 GX I/O PLL პარამეტრები.

IOPLL IP ბირთვი მხარს უჭერს შემდეგ მახასიათებლებს:

• მხარს უჭერს საათის გამოხმაურების ექვს სხვადასხვა რეჟიმს: პირდაპირი, გარე გამოხმაურება, ნორმალური, წყაროს სინქრონული, ნულოვანი დაყოვნების ბუფერი და LVDS რეჟიმი.
• აწარმოებს ცხრა საათის გამომავალ სიგნალს Intel Arria 10 და Intel CycloneM 10 GX მოწყობილობებისთვის.
• გადართავს ორ საცნობარო შეყვანის საათს შორის.
• მხარს უჭერს მიმდებარე PLL (adjplin) შეყვანას ზედა დინების PLL-თან დასაკავშირებლად PLL კასკადურ რეჟიმში.
• ქმნის მეხსიერების ინიციალიზაციას File (.mif) და იძლევა PLL dynamicV-ის ხელახალი კონფიგურაციის საშუალებას.
• მხარს უჭერს PLL დინამიური ფაზის ცვლას.

დაკავშირებული ინფორმაცია

• Intel FPGA IP ბირთვების შესავალი
  გთავაზობთ მეტ ინფორმაციას Intel FPGA IP ბირთვების და პარამეტრების რედაქტორის შესახებ.
• ოპერაციის რეჟიმები მე-9 გვერდზე
• გამომავალი საათები მე-10 გვერდზე
• საცნობარო საათის გადართვა მე-10 გვერდზე
• PLL-to-PLL კასკადი მე-11 გვერდზე
• IOPLL Intel FPGA IP Core მომხმარებლის სახელმძღვანელო არქივები 12 გვერდზე

გთავაზობთ მომხმარებლის სახელმძღვანელოების ჩამონათვალს IOPLL Intel FPGA IP ბირთვის წინა ვერსიებისთვის.

მოწყობილობის ოჯახის მხარდაჭერა

IOPLL IP ბირთვი მხარს უჭერს მხოლოდ Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობების ოჯახებს.

IOPLL IP ძირითადი პარამეტრები

IOPLL IP ძირითადი პარამეტრის რედაქტორი გამოჩნდება IP კატალოგის PLL კატეგორიაში.

პარამეტრი	იურიდიული ღირებულება	აღწერა
მოწყობილობის ოჯახი	Intel Arria 10, ინტელი ციკლონი 10 GX	განსაზღვრავს მოწყობილობის ოჯახს.
კომპონენტი	—	განსაზღვრავს სამიზნე მოწყობილობას.
სიჩქარის შეფასება	—	განსაზღვრავს სიჩქარის ხარისხს მიზნობრივი მოწყობილობისთვის.
PLL რეჟიმი	მთელი რიცხვი-N PLL	განსაზღვრავს რეჟიმს, რომელიც გამოიყენება IOPLL IP ბირთვისთვის. ერთადერთი ლეგალური არჩევანია მთელი რიცხვი-N PLL. თუ გჭირდებათ ფრაქციული PLL, უნდა გამოიყენოთ fPLL Intel Arria 10/Cyclone 10 FPGA IP ბირთვი.
საცნობარო საათის სიხშირე	—	განსაზღვრავს შეყვანის სიხშირეს შეყვანის საათისთვის, refclk, MHz-ში. ნაგულისხმევი მნიშვნელობა არის 100.0 MHz. მინიმალური და მაქსიმალური მნიშვნელობა დამოკიდებულია არჩეულ მოწყობილობაზე.
ჩაკეტილი გამომავალი პორტის ჩართვა	ჩართეთ ან გამორთეთ	ჩართეთ ჩაკეტილი პორტის გასააქტიურებლად.
ფიზიკური გამომავალი საათის პარამეტრების ჩართვა	ჩართეთ ან გამორთეთ	ჩართეთ ფიზიკური PLL მრიცხველის პარამეტრების შესაყვანად სასურველი გამომავალი საათის სიხშირის მითითების ნაცვლად.
ოპერაციის რეჟიმი	პირდაპირი, გარე კავშირი, ნორმალური, წყარო სინქრონული, ნულოვანი დაყოვნების ბუფერი, ან lvds	განსაზღვრავს PLL-ის მუშაობას. ნაგულისხმევი ოპერაცია არის პირდაპირი რეჟიმი. • თუ აირჩევთ პირდაპირი რეჟიმი, PLL ამცირებს უკუკავშირის ბილიკის სიგრძეს, რათა წარმოქმნას უმცირესი შესაძლო ჟიტერი PLL გამომავალზე. PLL-ის შიდა საათის და გარე საათის გამომავალი გამომავალი ფაზა იცვლება PLL საათის შეყვანის მიმართ. ამ რეჟიმში, PLL არ ანაზღაურებს საათის ქსელებს. • თუ აირჩევთ ნორმალური რეჟიმში, PLL ანაზღაურებს შიდა საათის ქსელის შეფერხებას, რომელიც გამოიყენება საათის გამომავალზე. თუ PLL ასევე გამოიყენება გარე საათის გამომავალი პინის დასაყენებლად, გამომავალი პინზე სიგნალის შესაბამისი ფაზური ცვლა ხდება. • თუ აირჩევთ წყარო სინქრონული რეჟიმი, საათის დაყოვნება პინიდან I/O შეყვანის რეგისტრამდე ემთხვევა მონაცემთა დაყოვნებას პინიდან I/O შეყვანის რეგისტრამდე. • თუ აირჩევთ გარე კავშირი რეჟიმში, თქვენ უნდა დააკავშიროთ fbclk შეყვანის პორტი შეყვანის პინთან. დაფის დონის კავშირმა უნდა დააკავშიროს როგორც შეყვანის პინი, ასევე გარე საათის გამომავალი პორტი, fboutclk. fbclk პორტი შეესაბამება შეყვანის საათს. • თუ აირჩევთ ნულოვანი დაყოვნების ბუფერი რეჟიმში, PLL-მა უნდა მიაწოდოს გარე საათის გამომავალი პინი და კომპენსირება მოახდინოს ამ პინის მიერ შემოტანილი დაყოვნებისთვის. პინზე დაფიქსირებული სიგნალი სინქრონიზებულია შეყვანის საათთან. PLL საათის გამომავალი აერთებს altbidir პორტს და ამოძრავებს zdbfbclk როგორც გამომავალი პორტი. თუ PLL ასევე მართავს შიდა საათის ქსელს, ხდება ამ ქსელის შესაბამისი ფაზის ცვლა. • თუ აირჩევთ lvds რეჟიმი, შენარჩუნებულია SERDES დაჭერის შიდა რეესტრში ქინძისთავების მონაცემთა და საათის დროის იგივე ურთიერთობა. რეჟიმი ანაზღაურებს შეფერხებებს LVDS საათის ქსელში და მონაცემთა პინსა და საათის შეყვანის პინს შორის SERDES გადაღების რეგისტრის ბილიკებს შორის.
საათების რაოდენობა	1–9	განსაზღვრავს გამომავალი საათების რაოდენობას, რომელიც საჭიროა თითოეული მოწყობილობისთვის PLL დიზაინში. გამომავალი სიხშირის, ფაზის ცვლის და სამუშაო ციკლის მოთხოვნილი პარამეტრები ნაჩვენებია არჩეული საათების რაოდენობის მიხედვით.
მიუთითეთ VCO სიხშირე	ჩართეთ ან გამორთეთ	საშუალებას გაძლევთ შეზღუდოთ VCO სიხშირე მითითებულ მნიშვნელობამდე. ეს სასარგებლოა LVDS გარე რეჟიმისთვის PLL-ის შექმნისას, ან თუ სასურველია კონკრეტული დინამიური ფაზის ცვლის ნაბიჯის ზომა.
განაგრძო…

პარამეტრი	იურიდიული ღირებულება	აღწერა
VCO სიხშირე (1)	—	• Როდესაც ფიზიკური გამომავალი საათის პარამეტრების ჩართვა ჩართულია - აჩვენებს VCO სიხშირეს მნიშვნელობებზე დაყრდნობით საცნობარო საათის სიხშირე, გამრავლების ფაქტორი (M-Counter), და გაყოფის ფაქტორი (N-Counter). • Როდესაც ფიზიკური გამომავალი საათის პარამეტრების ჩართვა გამორთულია - გაძლევთ საშუალებას მიუთითოთ მოთხოვნილი მნიშვნელობა VCO სიხშირისთვის. ნაგულისხმევი მნიშვნელობა არის 600.0 MHz.
მიეცით საათის გლობალური სახელი	ჩართეთ ან გამორთეთ	საშუალებას გაძლევთ გადარქმევა გამომავალი საათის სახელი.
საათის სახელი	—	მომხმარებლის საათის სახელი Synopsis Design Constraints (SDC).
სასურველი სიხშირე	—	განსაზღვრავს შესაბამისი გამომავალი საათის პორტის გამომავალი საათის სიხშირეს, outclk[], MHz-ში. ნაგულისხმევი მნიშვნელობა არის 100.0 MHz. მინიმალური და მაქსიმალური მნიშვნელობები დამოკიდებულია გამოყენებულ მოწყობილობაზე. PLL კითხულობს მხოლოდ პირველ ექვს ათწილადის ციფრებს.
ფაქტობრივი სიხშირე	—	საშუალებას გაძლევთ აირჩიოთ რეალური გამომავალი საათის სიხშირე მიღწევადი სიხშირეების სიიდან. ნაგულისხმევი მნიშვნელობა არის სასურველ სიხშირესთან ყველაზე ახლოს მისაღწევი სიხშირე.
Phase Shift ერთეულები	ps or გრადუსი	განსაზღვრავს ფაზის ცვლის ერთეულს შესაბამისი გამომავალი საათის პორტისთვის, outclk[], პიკოწამებში (ps) ან გრადუსებში.
სასურველი ფაზის ცვლა	—	განსაზღვრავს მოთხოვნილ მნიშვნელობას ფაზის ცვლისთვის. ნაგულისხმევი მნიშვნელობა არის 0 პს.
ფაქტობრივი ფაზის ცვლა	—	საშუალებას გაძლევთ აირჩიოთ რეალური ფაზის ცვლა ფაზის ცვლის მიღწევადი მნიშვნელობების სიიდან. ნაგულისხმევი მნიშვნელობა არის უახლოესი მიღწევადი ფაზის ცვლა სასურველ ფაზასთან.
სასურველი მოვალეობის ციკლი	0.0–100.0	განსაზღვრავს მოთხოვნილ მნიშვნელობას სამუშაო ციკლისთვის. ნაგულისხმევი მნიშვნელობა არის 50.0%.
ფაქტობრივი მოვალეობის ციკლი	—	საშუალებას გაძლევთ აირჩიოთ სამუშაო ციკლის რეალური ციკლი მისაღწევი სამუშაო ციკლის მნიშვნელობების სიიდან. ნაგულისხმევი მნიშვნელობა არის სასურველ სამუშაო ციკლთან უახლოესი მიღწევადი სამუშაო ციკლი.
გამრავლების ფაქტორი (M-Counter) (2)	4–511	განსაზღვრავს M- მრიცხველის გამრავლების კოეფიციენტს. M მრიცხველის სამართლებრივი დიაპაზონი არის 4–511. თუმცა, შეზღუდვები მინიმალურ ლეგალურ PFD სიხშირეზე და მაქსიმალურ ლეგალურ VCO სიხშირეზე ზღუდავს ეფექტური M მრიცხველის დიაპაზონს 4-160-მდე.
გაყოფის ფაქტორი (N-Counter) (2)	1–511	განსაზღვრავს N- მრიცხველის გაყოფის კოეფიციენტს. N მრიცხველის სამართლებრივი დიაპაზონი არის 1–511. თუმცა, მინიმალური ლეგალური PFD სიხშირის შეზღუდვები ზღუდავს N მრიცხველის ეფექტურ დიაპაზონს 1-80-მდე.
გაყოფის ფაქტორი (C-Counter) (2)	1–511	განსაზღვრავს გაყოფის ფაქტორს გამომავალი საათისთვის (C-counter).

1. ეს პარამეტრი ხელმისაწვდომია მხოლოდ მაშინ, როდესაც ფიზიკური გამომავალი საათის პარამეტრების ჩართვა გამორთულია.
2. ეს პარამეტრი ხელმისაწვდომია მხოლოდ მაშინ, როდესაც ჩართულია ფიზიკური გამომავალი საათის პარამეტრების ჩართვა.

IOPLL IP ძირითადი პარამეტრები - პარამეტრების ჩანართი

ცხრილი 2. IOPLL IP ძირითადი პარამეტრები – პარამეტრების ჩანართი

პარამეტრი	იურიდიული ღირებულება	აღწერა
PLL გამტარუნარიანობის წინასწარ დაყენება	დაბალი, საშუალო, ან მაღალი	განსაზღვრავს PLL გამტარუნარიანობის წინასწარ დაყენებულ პარამეტრს. ნაგულისხმევი შერჩევა არის დაბალი.
PLL ავტომატური გადატვირთვა	ჩართეთ ან გამორთეთ	ჩაკეტვის დაკარგვისას PLL ავტომატურად აღდგება.
შექმენით მეორე შეყვანის clk 'refclk1'	ჩართეთ ან გამორთეთ	ჩართეთ თქვენს PLL-ზე დამაგრებული სარეზერვო საათის უზრუნველსაყოფად, რომელსაც შეუძლია გადართოს თქვენი ორიგინალური საცნობარო საათი.
მეორე საორიენტაციო საათის სიხშირე	—	ირჩევს მეორე შეყვანის საათის სიგნალის სიხშირეს. ნაგულისხმევი მნიშვნელობა არის 100.0 MHz. მინიმალური და მაქსიმალური მნიშვნელობა დამოკიდებულია გამოყენებული მოწყობილობაზე.
შექმენით 'active_clk' სიგნალი, რათა მიუთითოთ გამოყენებული შეყვანის საათი	ჩართეთ ან გამორთეთ	ჩართეთ Activeclk გამოსავლის შესაქმნელად. Activeclk გამომავალი მიუთითებს შეყვანის საათზე, რომელსაც იყენებს PLL. გამომავალი სიგნალი დაბალი მიუთითებს refclk და გამომავალი სიგნალი მაღალი მიუთითებს refclk1.
შექმენით 'clkbad' სიგნალი თითოეული შეყვანის საათისთვის	ჩართეთ ან გამორთეთ	ჩართეთ ორი clkbad გამოსავლის შესაქმნელად, ერთი თითოეული შეყვანის საათისთვის. გამომავალი სიგნალი დაბალი მიუთითებს, რომ საათი მუშაობს და გამომავალი სიგნალი მაღალი მიუთითებს, რომ საათი არ მუშაობს.
გადართვის რეჟიმი	ავტომატური გადართვა, მექანიკური გადართვა, ან ავტომატური გადართვა მექანიკური გადაფარვით	განსაზღვრავს გადართვის რეჟიმს დიზაინის აპლიკაციისთვის. IP მხარს უჭერს გადართვის სამ რეჟიმს: • თუ აირჩევთ ავტომატური გადართვა რეჟიმში, PLL წრედი აკონტროლებს არჩეულ საცნობარო საათს. თუ ერთი საათი ჩერდება, წრე ავტომატურად გადადის სარეზერვო საათზე რამდენიმე საათის ციკლში და განაახლებს სტატუსის სიგნალებს, clkbad და activeclk. • თუ აირჩევთ მექანიკური გადართვა რეჟიმი, როდესაც საკონტროლო სიგნალი, გადამრთველი, იცვლება ლოგიკური მაღალიდან ლოგიკურ დაბალზე და რჩება დაბალი მინიმუმ სამი საათის ციკლის განმავლობაში, შეყვანის საათი გადადის მეორე საათზე. extswitch შეიძლება გენერირებული იყოს FPGA ძირითადი ლოგიკით ან შეყვანის პინიდან. • თუ აირჩევთ ავტომატური გადართვა მექანიკური გადაფარვით რეჟიმი, როდესაც გათიშვის სიგნალი დაბალია, ის არღვევს ავტომატური გადართვის ფუნქციას. სანამ გადამრთველი დაბალია, გადართვის შემდგომი მოქმედება იბლოკება. ამ რეჟიმის ასარჩევად, თქვენი ორი საათის წყარო უნდა იყოს გაშვებული და ორი საათის სიხშირე არ შეიძლება განსხვავდებოდეს 20%-ზე მეტით. თუ ორივე საათი არ არის ერთსა და იმავე სიხშირეზე, მაგრამ მათი პერიოდის სხვაობა 20%-ის ფარგლებშია, საათის დაკარგვის გამოვლენის ბლოკს შეუძლია დაკარგული საათის ამოცნობა. PLL სავარაუდოდ ამოვარდება დაბლოკვის შემდეგ PLL საათის შეყვანის გადართვის შემდეგ და დრო სჭირდება ხელახლა ჩაკეტვისთვის.
გადართვის დაყოვნება	0–7	გადართვის პროცესს ამატებს ციკლის დაყოვნების კონკრეტულ რაოდენობას. ნაგულისხმევი მნიშვნელობა არის 0.
PLL LVDS_CLK/ LOADEN გამომავალი პორტის წვდომა	გამორთულია, ჩართეთ LVDS_CLK/ LOADEN 0, ან ჩართეთ LVDS_CLK/ LOADEN 0 & 1	აირჩიეთ ჩართეთ LVDS_CLK/LOADEN 0 or ჩართეთ LVDS_CLK/ LOADEN 0 & 1 ჩართოთ PLL lvds_clk ან ჩატვირთოთ გამომავალი პორტი. რთავს ამ პარამეტრს იმ შემთხვევაში, თუ PLL კვებავს LVDS SERDES ბლოკს გარე PLL-ით. I/O PLL outclk პორტების LVDS პორტებით გამოყენებისას outclk[0..3] გამოიყენება lvds_clk[0,1] და loaden[0,1] პორტებისთვის, outclk4 შეიძლება გამოყენებულ იქნას coreclk პორტებისთვის.
ჩართეთ წვდომა PLL DPA გამომავალი პორტზე	ჩართეთ ან გამორთეთ	ჩართეთ PLL DPA გამომავალი პორტის გასააქტიურებლად.
განაგრძო…

პარამეტრი	იურიდიული ღირებულება	აღწერა
ჩართეთ წვდომა PLL საათის გარე პორტზე	ჩართეთ ან გამორთეთ	ჩართეთ PLL გარე საათის გამომავალი პორტის გასააქტიურებლად.
განსაზღვრავს რომელი outclk უნდა იყოს გამოყენებული როგორც extclk_out[0] წყარო	C0 – C8	განსაზღვრავს outclk პორტს, რომელიც გამოიყენება როგორც extclk_out[0] წყარო.
განსაზღვრავს რომელი outclk უნდა იყოს გამოყენებული როგორც extclk_out[1] წყარო	C0 – C8	განსაზღვრავს outclk პორტს, რომელიც გამოიყენება როგორც extclk_out[1] წყარო.

კასკადური ჩანართი

ცხრილი 3. IOPLL IP Core პარამეტრები – Cascading Tab3

პარამეტრი	იურიდიული ღირებულება	აღწერა
შექმენით "კასკადის გამოსვლის" სიგნალი ქვედა დინების PLL-თან დასაკავშირებლად	ჩართეთ ან გამორთეთ	ჩართეთ cascade_out პორტის შესაქმნელად, რაც მიუთითებს, რომ ეს PLL არის წყარო და აკავშირებს დანიშნულების (ქვემო დინების) PLL-ს.
განსაზღვრავს, რომელი outclk უნდა იყოს გამოყენებული როგორც კასკადური წყარო	0–8	განსაზღვრავს კასკადურ წყაროს.
შექმენით adjplin ან cclk სიგნალი ზედა დინების PLL-თან დასაკავშირებლად	ჩართეთ ან გამორთეთ	ჩართეთ შეყვანის პორტის შესაქმნელად, რაც მიუთითებს, რომ ეს PLL არის დანიშნულების ადგილი და აკავშირებს წყაროს (upstream) PLL-ს.

დინამიური რეკონფიგურაციის ჩანართი

ცხრილი 4. IOPLL IP ძირითადი პარამეტრები - დინამიური რეკონფიგურაციის ჩანართი

პარამეტრი	იურიდიული ღირებულება	აღწერა
PLL-ის დინამიური ხელახალი კონფიგურაციის ჩართვა	ჩართეთ ან გამორთეთ	ჩართეთ ამ PLL-ის დინამიური რეკონფიგურაციის ჩართვა (PLL Reconfig Intel FPGA IP ბირთვთან ერთად).
ჩართეთ წვდომა დინამიური ფაზის ცვლის პორტებზე	ჩართეთ ან გამორთეთ	ჩართეთ დინამიური ფაზის ცვლის ინტერფეისის ჩართვა PLL-თან.
MIF თაობის ვარიანტი (3)	გენერირება ახალი MIF File, დაამატეთ კონფიგურაცია არსებულ MIF-ს File, და შექმენით MIF File IP გენერაციის დროს	ან შექმენით ახალი .mif file შეიცავს I/O PLL-ის მიმდინარე კონფიგურაციას, ან დაამატეთ ეს კონფიგურაცია არსებულ .mif-ს file. შეგიძლიათ გამოიყენოთ ეს .mif file დინამიური ხელახალი კონფიგურაციის დროს I/O PLL-ის ხელახლა კონფიგურაცია მიმდინარე პარამეტრებზე.
გზა ახალი MIF-მდე file (4)	—	შეიყვანეთ ადგილმდებარეობა და file ახალი .მიფ file შეიქმნება.
გზა არსებული MIF-მდე file (5)	—	შეიყვანეთ ადგილმდებარეობა და file არსებული .მიფ file თქვენ აპირებთ დაამატოთ.
განაგრძო…

1. ეს პარამეტრი ხელმისაწვდომია მხოლოდ მაშინ, როდესაც ჩართულია PLL-ის დინამიური ხელახალი კონფიგურაციის ჩართვა.
2. ეს პარამეტრი ხელმისაწვდომია მხოლოდ ახალი MIF-ის გენერირებისას File არჩეულია MIF გენერაციად
   ვარიანტი.

   პარამეტრი	იურიდიული ღირებულება	აღწერა
   ჩართეთ დინამიური ფაზის ცვლა MIF სტრიმინგისთვის (3)	ჩართეთ ან გამორთეთ	ჩართეთ დინამიური ფაზის ცვლის თვისებების შესანახად PLL ხელახალი კონფიგურაციისთვის.
   DPS მრიცხველის შერჩევა (6)	C0–C8, ყველა C, or M	ირჩევს მრიცხველს დინამიური ფაზის ცვლის გასატარებლად. M არის უკუკავშირის მრიცხველი და C არის შემდგომი მასშტაბის მრიცხველი.
   დინამიური ფაზის ცვლის რაოდენობა (6)	1–7	ირჩევს ფაზის ცვლის ნამატების რაოდენობას. ერთი ფაზის ცვლის ნამატის ზომა უდრის VCO პერიოდის 1/8-ს. ნაგულისხმევი მნიშვნელობა არის 1.
   დინამიური ფაზის ცვლის მიმართულება (6)	პოზიტიური or უარყოფითი	განსაზღვრავს დინამიური ფაზის ცვლის მიმართულებას PLL MIF-ში შესანახად.

3. ეს პარამეტრი ხელმისაწვდომია მხოლოდ კონფიგურაციის დამატებისას არსებულ MIF-ში File არჩეულია MIF გენერაციის ოფციად

IOPLL IP ძირითადი პარამეტრები – გაფართოებული პარამეტრების ჩანართი

ცხრილი 5. IOPLL IP Core Parameters – Advanced Parameters Tab

პარამეტრი	იურიდიული ღირებულება	აღწერა
გაფართოებული პარამეტრები	—	აჩვენებს PLL ფიზიკური პარამეტრების ცხრილს, რომელიც განხორციელდება თქვენი შეყვანის საფუძველზე.

ფუნქციური აღწერა

• I/O PLL არის სიხშირის კონტროლის სისტემა, რომელიც წარმოქმნის გამომავალ საათს შეყვანის საათთან სინქრონიზაციის გზით. PLL ადარებს ფაზურ განსხვავებას შემავალ სიგნალსა და გამომავალ სიგნალს შორისtagელექტრონული კონტროლირებადი ოსცილატორი (VCO) და შემდეგ ახორციელებს ფაზის სინქრონიზაციას, რათა შეინარჩუნოს მუდმივი ფაზის კუთხე (დაბლოკვა) შეყვანის ან საცნობარო სიგნალის სიხშირეზე. სისტემის სინქრონიზაციის ან უარყოფითი გამოხმაურების ციკლი აიძულებს PLL-ს ფაზაში ჩაკეტვა.
• თქვენ შეგიძლიათ დააკონფიგურიროთ PLL, როგორც სიხშირის მულტიპლიკატორები, გამყოფები, დემოდულატორები, თვალთვალის გენერატორები ან საათის აღდგენის სქემები. თქვენ შეგიძლიათ გამოიყენოთ PLL სტაბილური სიხშირეების გენერირებისთვის, ხმაურიანი საკომუნიკაციო არხიდან სიგნალების აღდგენისთვის ან საათის სიგნალების განაწილებისთვის თქვენს დიზაინში.

PLL-ის სამშენებლო ბლოკები

I/O PLL-ის ძირითადი ბლოკებია ფაზის სიხშირის დეტექტორი (PFD), დამუხტვის ტუმბო, მარყუჟის ფილტრი, VCO და მრიცხველები, როგორიცაა უკუკავშირის მრიცხველი (M), წინასწარი მასშტაბის მრიცხველი (N) და პოსტ- მასშტაბის მრიცხველები (C). PLL არქიტექტურა დამოკიდებულია მოწყობილობაზე, რომელსაც იყენებთ თქვენს დიზაინში.

ეს პარამეტრი ხელმისაწვდომია მხოლოდ მაშინ, როდესაც ჩართულია MIF სტრიმინგისთვის Dynamic Phase Shift-ის ჩართვა.

ტიპიური I/O PLL არქიტექტურა

• შემდეგი ტერმინები ჩვეულებრივ გამოიყენება PLL-ის ქცევის აღსაწერად:
  PLL დაბლოკვის დრო - ასევე ცნობილია როგორც PLL შეძენის დრო. PLL დაბლოკვის დრო არის დრო, როდესაც PLL მიაღწია სამიზნე სიხშირესა და ფაზურ ურთიერთობას ჩართვის შემდეგ, დაპროგრამებული გამომავალი სიხშირის ცვლილების ან PLL გადატვირთვის შემდეგ. შენიშვნა: სიმულაციური პროგრამა არ აყალიბებს რეალისტურ PLL დაბლოკვის დროს. სიმულაცია აჩვენებს არარეალურად სწრაფ დაბლოკვის დროს. დაბლოკვის დროის ფაქტობრივი სპეციფიკაციისთვის იხილეთ მოწყობილობის მონაცემთა ცხრილი.
• PLL გარჩევადობა - PLL VCO-ს მინიმალური სიხშირის გაზრდის მნიშვნელობა. ბიტების რაოდენობა M და N მრიცხველებში განსაზღვრავს PLL რეზოლუციის მნიშვნელობას.
• PLL სample rate - FREF sampლინგის სიხშირე, რომელიც საჭიროა PLL-ში ფაზის და სიხშირის კორექტირების შესასრულებლად. PLL სampგანაკვეთი არის fREF / N.

PLL საკეტი

PLL დაბლოკვა დამოკიდებულია ორ შეყვანის სიგნალზე ფაზის სიხშირის დეტექტორში. დაბლოკვის სიგნალი არის PLL-ების ასინქრონული გამომავალი. დაბლოკვის სიგნალის გასასვლელად საჭირო ციკლების რაოდენობა დამოკიდებულია PLL შეყვანის საათზე, რომელიც ამუშავებს ბლოკირებულ წრეს. დაყავით PLL-ის დაბლოკვის მაქსიმალური დრო PLL შეყვანის საათის პერიოდზე, რათა გამოთვალოთ საათის ციკლების რაოდენობა, რომელიც საჭიროა დაბლოკვის სიგნალის გასასვლელად.

ოპერაციის რეჟიმები

IOPLL IP ბირთვი მხარს უჭერს საათის გამოხმაურების ექვს სხვადასხვა რეჟიმს. თითოეული რეჟიმი საშუალებას იძლევა საათის გამრავლება და გაყოფა, ფაზის შეცვლა და სამუშაო ციკლის პროგრამირება.

გამომავალი საათები

• IOPLL IP ბირთვს შეუძლია ცხრა საათის გამომავალი სიგნალის გენერირება. გენერირებული საათის გამომავალი სიგნალები ახდენენ ბირთვს ან გარე ბლოკებს ბირთვის გარეთ.
• თქვენ შეგიძლიათ გამოიყენოთ გადატვირთვის სიგნალი გამომავალი საათის მნიშვნელობის 0-ზე დასაბრუნებლად და PLL გამომავალი საათების გამორთვისთვის.
• თითოეულ გამომავალ საათს აქვს მოთხოვნილი პარამეტრების ნაკრები, სადაც შეგიძლიათ მიუთითოთ სასურველი მნიშვნელობები გამომავალი სიხშირისთვის, ფაზის ცვლასა და სამუშაო ციკლისთვის. სასურველი პარამეტრები არის ის პარამეტრები, რომელთა დანერგვა გსურთ თქვენს დიზაინში.
• სიხშირის, ფაზის ცვლის და სამუშაო ციკლის რეალური მნიშვნელობები არის უახლოესი პარამეტრები (სასურველი პარამეტრების საუკეთესო მიახლოებით), რომელიც შეიძლება განხორციელდეს PLL წრეში.

საცნობარო საათის გადართვა

საცნობარო საათის გადართვის ფუნქცია PLL-ს საშუალებას აძლევს გადართოს ორი საცნობარო შეყვანის საათს შორის. გამოიყენეთ ეს ფუნქცია საათის სიჭარბისთვის, ან ორმაგი საათის დომენის აპლიკაციისთვის, როგორიცაა სისტემაში. სისტემას შეუძლია ჩართოს ზედმეტი საათი, თუ პირველადი საათი შეწყვეტს მუშაობას.
საორიენტაციო საათის გადართვის ფუნქციის გამოყენებით, შეგიძლიათ მიუთითოთ მეორე შეყვანის საათის სიხშირე და აირჩიოთ გადართვის რეჟიმი და დაყოვნება.

საათის დაკარგვის გამოვლენისა და საცნობარო საათის გადართვის ბლოკს აქვს შემდეგი ფუნქციები:

• აკონტროლებს საცნობარო საათის სტატუსს. თუ საცნობარო საათი ვერ ხერხდება, საათი ავტომატურად გადადის საათის სარეზერვო შეყვანის წყაროზე. საათი განაახლებს clkbad და activeclk სიგნალების სტატუსს მოვლენის გასაფრთხილებლად.
• ცვლის საცნობარო საათს წინ და უკან ორ სხვადასხვა სიხშირეს შორის. გამოიყენეთ extswitch სიგნალი გადართვის მოქმედების ხელით გასაკონტროლებლად. მას შემდეგ, რაც გადართვა მოხდება, PLL-მა შეიძლება დაკარგოს დაბლოკვა დროებით და გაიაროს ანგარიშების პროცესი.

PLL-to-PLL კასკადური

თუ თქვენს დიზაინში PLL-ების კასკადს იყენებთ, წყაროს (upstream) PLL-ს უნდა ჰქონდეს დაბალი გამტარუნარიანობის პარამეტრი, ხოლო დანიშნულების (ქვემო დინების) PLL-ს უნდა ჰქონდეს მაღალი გამტარუნარიანობის პარამეტრი. კასკადის დროს, წყარო PLL-ის გამომავალი ემსახურება დანიშნულების PLL-ის საცნობარო საათს (შეყვანას). კასკადური PLL-ების გამტარუნარიანობის პარამეტრები განსხვავებული უნდა იყოს. თუ კასკადური PLL-ების გამტარუნარიანობის პარამეტრები იგივეა, კასკადური PLL-ები შეიძლება ampაძლიერებს ფაზის ხმაურს გარკვეულ სიხშირეებზე. adjplin შეყვანის საათის წყარო გამოიყენება მსხვრევადი ფრაქციული PLL-ებს შორის კასკადისთვის.

პორტები

ცხრილი 6. IOPLL IP Core პორტები

პარამეტრი	ტიპი	მდგომარეობა	აღწერა
ასახვა	შეყვანა	საჭირო	საცნობარო საათის წყარო, რომელიც მართავს I/O PLL-ს.
პირველი	შეყვანა	საჭირო	ასინქრონული გადატვირთვის პორტი გამომავალი საათებისთვის. ატარეთ ეს პორტი მაღლა, რომ ყველა გამომავალი საათის გადაყენება 0-ის მნიშვნელობამდე. თქვენ უნდა დაუკავშიროთ ეს პორტი მომხმარებლის მართვის სიგნალს.
fbclk	შეყვანა	სურვილისამებრ	გარე უკუკავშირის შეყვანის პორტი I/O PLL-ისთვის. IOPLL IP ბირთვი ქმნის ამ პორტს, როდესაც I/O PLL მუშაობს გარე უკუკავშირის რეჟიმში ან ნულოვანი დაყოვნების ბუფერულ რეჟიმში. უკუკავშირის ციკლის დასასრულებლად, დაფის დონის კავშირი უნდა დააკავშიროს fbclk პორტს და I/O PLL-ის გარე საათის გამომავალ პორტს.
fboutclk	გამომავალი	სურვილისამებრ	პორტი, რომელიც კვებავს fbclk პორტს მიმიკური მიკროსქემის მეშვეობით. fboutclk პორტი ხელმისაწვდომია მხოლოდ იმ შემთხვევაში, თუ I/O PLL არის გარე უკუკავშირის რეჟიმში.
zdbfbclk	ორმხრივი	სურვილისამებრ	ორმხრივი პორტი, რომელიც უკავშირდება მიმიკურ წრედს. ეს პორტი უნდა დაუკავშირდეს ორმხრივ პინს, რომელიც მოთავსებულია I/O PLL-ის დადებითი გამოხმაურების გამომავალ პინზე. zdbfbclk პორტი ხელმისაწვდომია მხოლოდ იმ შემთხვევაში, თუ I/O PLL არის ნულოვანი დაყოვნების ბუფერულ რეჟიმში. ნულოვანი დაყოვნების ბუფერული რეჟიმის გამოყენებისას სიგნალის ასახვის თავიდან ასაცილებლად, არ მოათავსოთ დაფის კვალი ორმხრივი I/O პინზე.
ჩაკეტილი	გამომავალი	სურვილისამებრ	IOPLL IP ბირთვი ამ პორტს მაღლა აყენებს, როდესაც PLL იძენს დაბლოკვას. პორტი რჩება მაღალი მანამ, სანამ IOPLL ჩაკეტილია. I/O PLL ამტკიცებს ჩაკეტილ პორტს, როდესაც საცნობარო საათის და უკუკავშირის საათის ფაზები და სიხშირეებია
განაგრძო…

პარამეტრი	ტიპი	მდგომარეობა	აღწერა
			იგივე ან საკეტის მიკროსქემის ტოლერანტობის ფარგლებში. როდესაც განსხვავება ორ საათის სიგნალს შორის აღემატება დაბლოკვის მიკროსქემის ტოლერანტობას, I/O PLL კარგავს დაბლოკვას.
refclk1	შეყვანა	სურვილისამებრ	მეორე საცნობარო საათის წყარო, რომელიც ამოძრავებს I/O PLL საათის გადართვის ფუნქციას.
გადამრთველი	შეყვანა	სურვილისამებრ	დააყენეთ გამთიშველის სიგნალი დაბალი (1'b0) მინიმუმ 3 საათის ციკლის განმავლობაში საათის ხელით გადართვისთვის.
activeclk	გამომავალი	სურვილისამებრ	გამომავალი სიგნალი მიუთითებს, თუ რომელ საცნობარო საათის წყაროს იყენებს I/O PLL.
clkbad	გამომავალი	სურვილისამებრ	გამომავალი სიგნალი, რომელიც მიუთითებს საცნობარო საათის წყაროს სტატუსზე კარგია თუ ცუდი.
კასკადი_გარეთ	გამომავალი	სურვილისამებრ	გამომავალი სიგნალი, რომელიც მიეწოდება ქვედა დინების I/O PLL-ს.
adjplin	შეყვანა	სურვილისამებრ	შეყვანის სიგნალი, რომელიც იკვებება ზედა დინების I/O PLL-დან.
outclk_[]	გამომავალი	სურვილისამებრ	გამომავალი საათი I/O PLL-დან.

IOPLL Intel FPGA IP Core მომხმარებლის სახელმძღვანელო არქივები

თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო

IP Core ვერსია	მომხმარებლის სახელმძღვანელო
17.0	Altera I/O Phase-Look Loop (Altera IOPLL) IP Core მომხმარებლის სახელმძღვანელო
16.1	Altera I/O Phase-Look Loop (Altera IOPLL) IP Core მომხმარებლის სახელმძღვანელო
16.0	Altera I/O Phase-Look Loop (Altera IOPLL) IP Core მომხმარებლის სახელმძღვანელო
15.0	Altera I/O Phase-Look Loop (Altera IOPLL) IP Core მომხმარებლის სახელმძღვანელო

დოკუმენტის გადასინჯვის ისტორია IOPLL Intel FPGA IP Core მომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus® პრემიერ ვერსია	ცვლილებები
2019.06.24	18.1	განახლებულია საათის გამოყოფილი შეყვანის აღწერა ში ტიპიური I/O PLL არქიტექტურა დიაგრამა.
2019.01.03	18.1	• განახლებულია PLL LVDS_CLK/LOADEN გამომავალი პორტის წვდომა პარამეტრი ში IOPLL IP ძირითადი პარამეტრები - პარამეტრების ჩანართი მაგიდა. • განახლებულია zdbfbclk პორტის აღწერა IOPLL IP ძირითადი პორტები მაგიდა.
2018.09.28	18.1	• გაასწორა აღწერილობა extswitch-ში IOPLL IP ძირითადი პორტები მაგიდა. • დაარქვა შემდეგი IP ბირთვები Intel-ის რებრენდინგის მიხედვით: — შეიცვალა Altera IOPLL IP ბირთვი IOPLL Intel FPGA IP ბირთვით. — შეიცვალა Altera PLL Reconfig IP ბირთვი PLL Reconfig Intel FPGA IP ბირთვით. — შეიცვალა Arria 10 FPLL IP ბირთვი fPLL Intel Arria 10/Cyclone 10 FPGA IP ბირთვით.

თარიღი	ვერსია	ცვლილებები
2017 წლის ივნისი	2017.06.16	• დამატებულია მხარდაჭერა Intel Cyclone 10 GX მოწყობილობებისთვის. • რებრენდირებულია როგორც Intel.
2016 წლის დეკემბერი	2016.12.05	განახლებულია IP ბირთვის პირველი პორტის აღწერა.
2016 წლის ივნისი	2016.06.23	• განახლებული IP ძირითადი პარამეტრები – პარამეტრების ჩანართის ცხრილი. — განახლებულია მექანიკური გადართვისა და ავტომატური გადართვის აღწერა მექანიკური გადართვის პარამეტრებით. საათის გადართვის კონტროლის სიგნალი აქტიურია დაბალი. — განახლებულია Switchover Delay პარამეტრის აღწერა. • განსაზღვრული M და C მრიცხველები DPS Counter Selection პარამეტრისთვის IP Core პარამეტრებში – Dynamic Reconfiguration Tab ცხრილი. • შეიცვალა საათის გადართვის პორტის სახელი clkswitch-დან extswitch-ზე ტიპიური I/O PLL Architecture დიაგრამაში.
2016 წლის მაისი	2016.05.02	განახლებულია IP ძირითადი პარამეტრები - დინამიური რეკონფიგურაციის ჩანართის ცხრილი.
2015 წლის მაისი	2015.05.04	განახლებულია აღწერა PLL LVDS_CLK/LOADEN გამომავალი პორტის პარამეტრზე წვდომის ჩართვა IP Core პარამეტრებში – პარამეტრების ჩანართის ცხრილში. დამატებულია ბმული სიგნალის ინტერფეისზე Altera IOPLL და Altera LVDS SERDES IP Cores ცხრილზე I/O და მაღალი სიჩქარით I/O Arria 10 Devices თავში.
2014 წლის აგვისტო	2014.08.18	თავდაპირველი გამოშვება.

დოკუმენტები / რესურსები

intel UG-01155 IOPLL FPGA IP Core [pdf] მომხმარებლის სახელმძღვანელო UG-01155 IOPLL FPGA IP ბირთვი, UG-01155, IOPLL FPGA IP ბირთვი, FPGA IP ბირთვი

ცნობები

• მომხმარებლის სახელმძღვანელო