intel UG-01155 IOPLL FPGA IP Core Gebruikersgids

Ondersteun aangrensende PLL (adjpllin) insette om met 'n stroomop PLL in PLL-watervalmodus te verbind.
Genereer die geheue-initialisasie File (.mif) en laat PLL dynamicVreconfiguration toe.

Ondersteun PLL dinamiese faseverskuiwing.

Verwante inligting

Inleiding tot Intel FPGA IP Cores
Verskaf meer inligting oor Intel FPGA IP-kerne en die parameterredigeerder.
Bedryfmodusse op bladsy 9

Uitsethorlosies op bladsy 10
Verwys na Klokwisseling op bladsy 10

PLL-tot-PLL Cascading op bladsy 11
IOPLL Intel FPGA IP Core Gebruikersgids Argiewe op bladsy 12

Verskaf 'n lys van gebruikersgidse vir vorige weergawes van die IOPLL Intel FPGA IP-kern.

Toestel Familie Ondersteuning

Die IOPLL IP-kern ondersteun slegs die Intel Arria 10- en Intel Cyclone 10 GX-toestelfamilies.

IOPLL IP-kernparameters

Die IOPLL IP-kernparameterredigeerder verskyn in die PLL-kategorie van die IP-katalogus.

Parameter	Regswaarde	Beskrywing
Toestel Familie	Intel Arria 10, Intel Cyclone 10 GX	Spesifiseer die toestelfamilie.
Komponent	—	Spesifiseer die geteikende toestel.
Spoedgraad	—	Spesifiseer die spoedgraad vir geteikende toestel.
PLL-modus	Heelgetal-N PLL	Spesifiseer die modus wat gebruik word vir die IOPLL IP-kern. Die enigste wetlike keuse is Heelgetal-N PLL. As jy 'n fraksionele PLL benodig, moet jy die fPLL Intel Arria 10/Cyclone 10 FPGA IP-kern gebruik.
Verwysing Klokfrekwensie	—	Spesifiseer die insetfrekwensie vir die insetklok, refclk, in MHz. Die verstekwaarde is 100.0 MHz. Die minimum en maksimum waarde is afhanklik van die geselekteerde toestel.
Aktiveer Geslote Uitvoerpoort	Skakel aan of skakel af	Skakel aan om die geslote poort te aktiveer.
Aktiveer fisiese uitsetklokparameters	Skakel aan of skakel af	Skakel aan om fisiese PLL-tellerparameters in te voer in plaas daarvan om 'n gewenste uitsetklokfrekwensie te spesifiseer.
Bedryfsmodus	direk, eksterne terugvoer, normaal, bron sinchrone, nul vertraging buffer, of lvds	Spesifiseer die werking van die PLL. Die verstek bewerking is direk modus. • As jy die direk modus, minimaliseer die PLL die lengte van die terugvoerpad om die kleinste moontlike jitter by die PLL-uitset te produseer. Die interne-klok- en eksterne-klok-uitsette van die PLL is faseverskuif met betrekking tot die PLL-klokinvoer. In hierdie modus vergoed die PLL nie vir enige kloknetwerke nie. • As jy die normaal modus, kompenseer die PLL vir die vertraging van die interne kloknetwerk wat deur die klokuitset gebruik word. As die PLL ook gebruik word om 'n eksterne klokuitsetpen aan te dryf, vind 'n ooreenstemmende faseverskuiwing van die sein op die uitsetpen plaas. • As jy die bron sinchrone modus, stem die klokvertraging van pen na I/O-invoerregister ooreen met die datavertraging vanaf pen tot I/O-invoerregister. • As jy die eksterne terugvoer modus, moet jy die fbclk-invoerpoort aan 'n invoerpen koppel. 'n Bordvlakverbinding moet beide die insetpen en eksterne klokuitsetpoort, fboutclk, verbind. Die fbclk-poort is in lyn met die invoerklok. • As jy die nul vertraging buffer modus, moet die PLL 'n eksterne klokuitsetpen voer en kompenseer vir die vertraging wat deur daardie pen ingestel word. Die sein wat op die pen waargeneem word, is gesinchroniseer met die insetklok. Die PLL-klokuitset koppel aan die altbidir-poort en dryf zdbfbclk as 'n uitsetpoort aan. As die PLL ook die interne kloknetwerk dryf, vind 'n ooreenstemmende faseverskuiwing van daardie netwerk plaas. • As jy die lvds modus word dieselfde data- en kloktydverhouding van die penne by die interne SERDES-vangregister gehandhaaf. Die modus kompenseer vir die vertragings in LVDS-kloknetwerk, en tussen die datapen en klokinvoerpen na die SERDES-vangregisterpaaie.
Aantal horlosies	1–9	Spesifiseer die aantal uitsethorlosies wat benodig word vir elke toestel in die PLL-ontwerp. Die gevraagde instellings vir uitsetfrekwensie, faseverskuiwing en dienssiklus word getoon op grond van die aantal horlosies wat gekies is.
Spesifiseer VCO frekwensie	Skakel aan of skakel af	Laat jou toe om die VCO-frekwensie tot die gespesifiseerde waarde te beperk. Dit is nuttig wanneer 'n PLL vir LVDS eksterne modus geskep word, of as 'n spesifieke dinamiese faseverskuiwingstapgrootte verlang word.
*voortgesit …*

Parameter	Regswaarde	Beskrywing
VCO frekwensie (1)	—	• Wanneer Aktiveer fisiese uitsetklokparameters is aangeskakel— vertoon die VCO-frekwensie gebaseer op die waardes vir Verwysing Klokfrekwensie, Vermenigvuldigfaktor (M-Teller), en Verdeelfaktor (N-teller). • Wanneer Aktiveer fisiese uitsetklokparameters is afgeskakel— laat jou toe om die gevraagde waarde vir die VCO-frekwensie te spesifiseer. Die verstekwaarde is 600.0 MHz.
Gee klok globale naam	Skakel aan of skakel af	Laat jou toe om die naam van die uitsetklok te hernoem.
Klok Naam	—	Die gebruikerkloknaam vir Synopsis Design Constraints (SDC).
Gewenste frekwensie	—	Spesifiseer die uitsetklokfrekwensie van die ooreenstemmende uitsetklokpoort, outclk[], in MHz. Die verstekwaarde is 100.0 MHz. Die minimum en maksimum waardes hang af van die toestel wat gebruik word. Die PLL lees slegs die syfers in die eerste ses desimale plekke.
Werklike frekwensie	—	Laat jou toe om die werklike uitsetklokfrekwensie uit 'n lys haalbare frekwensies te kies. Die verstekwaarde is die naaste bereikbare frekwensie aan die verlangde frekwensie.
Faseverskuiwing eenhede	ps or grade	Spesifiseer die faseverskuiwingseenheid vir die ooreenstemmende uitsetklokpoort, outclk[], in pikosekondes (ps) of grade.
Gewenste faseverskuiwing	—	Spesifiseer die gevraagde waarde vir die faseverskuiwing. Die verstekwaarde is 0ps.
Werklike faseverskuiwing	—	Laat jou toe om die werklike faseverskuiwing uit 'n lys haalbare faseverskuiwingwaardes te kies. Die verstekwaarde is die naaste haalbare faseverskuiwing aan die verlangde faseverskuiwing.
Gewenste dienssiklus	0.0–100.0	Spesifiseer die gevraagde waarde vir die dienssiklus. Die verstekwaarde is 50.0%.
Werklike dienssiklus	—	Laat jou toe om die werklike dienssiklus uit 'n lys haalbare dienssikluswaardes te kies. Die verstekwaarde is die naaste haalbare dienssiklus aan die verlangde dienssiklus.
Vermenigvuldigfaktor (M-Teller) (2)	4–511	Spesifiseer die vermenigvuldigingsfaktor van M-teller. Die wettige reeks van die M-toonbank is 4–511. Beperkings op die minimum wettige PFD-frekwensie en maksimum wettige VCO-frekwensie beperk egter die effektiewe M-tellerreeks tot 4–160.
Verdeelfaktor (N-teller) (2)	1–511	Spesifiseer die verdelingsfaktor van N-teller. Die wettige omvang van die N-teller is 1–511. Beperkings op die minimum wettige PFD-frekwensie beperk egter die effektiewe omvang van die N-teller tot 1–80.
Verdeelfaktor (C-teller) (2)	1–511	Spesifiseer die deelfaktor vir die uitsetklok (C-teller).

Hierdie parameter is slegs beskikbaar wanneer Aktiveer fisiese uitsetklokparameters afgeskakel is.

Hierdie parameter is slegs beskikbaar wanneer Aktiveer fisiese uitsetklokparameters aangeskakel is.

IOPLL IP-kernparameters – Instellings-oortjie

Tabel 2. IOPLL IP-kernparameters – Instellings-oortjie

Parameter	Regswaarde	Beskrywing
PLL bandwydte voorafinstelling	Laag, Medium, of Hoog	Spesifiseer die PLL bandwydte voorafinstelling. Die verstek keuse is Laag.
PLL Outo-terugstelling	Skakel aan of skakel af	Stel die PLL outomaties terug by verlies van slot.
Skep 'n tweede invoer-clk 'refclk1'	Skakel aan of skakel af	Skakel aan om 'n rugsteunhorlosie aan jou PLL te verskaf wat met jou oorspronklike verwysingsklok kan skakel.
Tweede verwysing klok frekwensie	—	Kies die frekwensie van die tweede insetkloksein. Die verstekwaarde is 100.0 MHz. Die minimum en maksimum waarde hang af van die toestel wat gebruik word.
Skep 'n 'active_clk' sein om die insetklok in gebruik aan te dui	Skakel aan of skakel af	Skakel aan om die activeclk-uitset te skep. Die activeclk-uitset dui die insetklok aan wat deur die PLL gebruik word. Uitsetsein laag dui op refclk en uitsetsein hoog dui op refclk1.
Skep 'n 'clkbad'-sein vir elk van die insethorlosies	Skakel aan of skakel af	Skakel aan om twee clkbad-uitsette te skep, een vir elke invoerklok. Uitsetsein laag dui aan dat die horlosie werk en uitsetsein hoog dui aan dat die klok nie werk nie.
Omskakelmodus	Outomatiese oorskakeling, Handmatige oorskakeling, of Outomatiese oorskakeling met handmatige oorskakeling	Spesifiseer die oorskakelmodus vir ontwerptoepassing. Die IP ondersteun drie oorskakelmodusse: • As jy die Outomatiese oorskakeling modus, monitor die PLL-kringe die geselekteerde verwysingsklok. As een horlosie stop, skakel die kring outomaties oor na die rugsteunhorlosie in 'n paar kloksiklusse en dateer die statusseine, clkbad en activeclk op. • As jy die Handmatige oorskakeling modus, wanneer die beheersein, extswitch, van logiese hoog na logiese laag verander, en laag bly vir ten minste drie kloksiklusse, skakel die insethorlosie oor na die ander klok. Die extswitch kan gegenereer word vanaf FPGA-kernlogika of insetpen. • As jy kies Outomatiese oorskakeling met handmatige oorskakeling modus, wanneer die extswitch-sein laag is, ignoreer dit die outomatiese skakelfunksie. Solank as wat extswitch laag bly, word verdere oorskakelingsaksie geblokkeer. Om hierdie modus te kies, moet jou twee klokbronne loop en die frekwensie van die twee horlosies kan nie met meer as 20% verskil nie. As beide horlosies nie op dieselfde frekwensie is nie, maar hul tydperkverskil binne 20% is, kan die klokverliesopsporingsblok die verlore horlosie opspoor. Die PLL val heel waarskynlik uit slot na die PLL-klokinvoer-omskakeling en het tyd nodig om weer te sluit.
Omskakeling Vertraging	0–7	Voeg 'n spesifieke hoeveelheid siklusvertraging by die oorskakelingsproses. Die verstekwaarde is 0.
Toegang tot PLL LVDS_CLK/ LOADEN uitsetpoort	Gestrem, Aktiveer LVDS_CLK/ LAAI 0, of Aktiveer LVDS_CLK/ LAAI 0 & 1	Kies Aktiveer LVDS_CLK/LOADEN 0 or Aktiveer LVDS_CLK/ LOADEN 0 & 1 om die PLL lvds_clk of loaden-uitvoerpoort te aktiveer. Aktiveer hierdie parameter in geval die PLL 'n LVDS SERDES-blok met eksterne PLL voer. Wanneer die I/O PLL outclk-poorte met LVDS-poorte gebruik word, word outclk[0..3] gebruik vir lvds_clk[0,1] en loaden[0,1]-poorte, outclk4 kan gebruik word vir coreclk-poorte.
Aktiveer toegang tot die PLL DPA-uitvoerpoort	Skakel aan of skakel af	Skakel aan om die PLL DPA-uitvoerpoort te aktiveer.
*voortgesit …*

Parameter	Regswaarde	Beskrywing
Aktiveer toegang tot PLL eksterne klokuitvoerpoort	Skakel aan of skakel af	Skakel aan om die PLL eksterne klok uitsetpoort te aktiveer.
Spesifiseer watter outclk om as extclk_out[0]-bron gebruik te word	C0 – C8	Spesifiseer die outclk-poort wat as extclk_out[0]-bron gebruik moet word.
Spesifiseer watter outclk om as extclk_out[1]-bron gebruik te word	C0 – C8	Spesifiseer die outclk-poort wat as extclk_out[1]-bron gebruik moet word.

Cascading Tab

Tabel 3. IOPLL IP-kernparameters – Cascading Tab3

Parameter	Regswaarde	Beskrywing
Skep 'n 'cascade out' sein om met 'n stroomaf PLL te koppel	Skakel aan of skakel af	Skakel aan om die cascade_out-poort te skep, wat aandui dat hierdie PLL 'n bron is en met 'n bestemming (stroomaf) PLL verbind.
Spesifiseer watter outclk om as watervalbron gebruik te word	0–8	Spesifiseer die watervalbron.
Skep 'n adjpllin- of cclk-sein om met 'n stroomop-PLL te koppel	Skakel aan of skakel af	Skakel aan om 'n invoerpoort te skep, wat aandui dat hierdie PLL 'n bestemming is en met 'n bron (stroomop) PLL verbind.

Dinamiese herkonfigurasie-oortjie

Tabel 4. IOPLL IP-kernparameters – Dinamiese herkonfigurasie-oortjie

Parameter	Regswaarde	Beskrywing
Aktiveer dinamiese herkonfigurasie van PLL	Skakel aan of skakel af	Skakel die dinamiese herkonfigurasie van hierdie PLL aan (in samewerking met PLL Reconfig Intel FPGA IP-kern).
Aktiveer toegang tot dinamiese faseverskuiwingpoorte	Skakel aan of skakel af	Skakel die aktiveer die dinamiese faseverskuiwing-koppelvlak met die PLL aan.
MIF Generasie Opsie (3)	Genereer Nuwe MIF File, Voeg konfigurasie by bestaande MIF File, en Skep MIF File tydens IP-generering	Skep óf 'n nuwe .mif file wat die huidige konfigurasie van die I/O PLL bevat, of voeg hierdie konfigurasie by 'n bestaande .mif file. Jy kan hierdie .mif gebruik file tydens dinamiese herkonfigurasie om die I/O PLL na sy huidige instellings te herkonfigureer.
Pad na Nuwe MIF file (4)	—	Voer die ligging in en file naam van die nuwe .mif file geskep te word.
Pad na bestaande MIF file (5)	—	Voer die ligging in en file naam van die bestaande .mif file jy van plan is om by te voeg.
*voortgesit …*

Hierdie parameter is slegs beskikbaar wanneer Aktiveer dinamiese herkonfigurasie van PLL aangeskakel is.

Hierdie parameter is slegs beskikbaar wanneer Genereer nuwe MIF File is gekies as MIF Generation
Opsie.

Parameter	Regswaarde	Beskrywing
Aktiveer dinamiese faseverskuiwing vir MIF-stroming (3)	Skakel aan of skakel af	Skakel aan om dinamiese faseverskuiwingseienskappe vir PLL-herkonfigurasie te stoor.
DPS-toonbank seleksie (6)	C0-C8, Alle C, or M	Kies die teller om dinamiese faseverskuiwing te ondergaan. M is die terugvoerteller en C is die naskaaltellers.
Aantal dinamiese faseverskuiwings (6)	1–7	Kies die aantal faseverskuiwing-inkremente. Die grootte van 'n enkelfaseverskuiwing inkrement is gelyk aan 1/8 van die VCO periode. Die verstekwaarde is 1.
Dinamiese faseverskuiwingrigting (6)	Positief or Negatief	Bepaal die dinamiese faseverskuiwingsrigting om in die PLL MIF te stoor.

Hierdie parameter is slegs beskikbaar wanneer konfigurasie by bestaande MIF voeg File is gekies as MIF Generation Opsie

IOPLL IP-kernparameters – Gevorderde parameters-oortjie

Tabel 5. IOPLL IP Kern Parameters – Gevorderde Parameters Tab

Parameter	Regswaarde	Beskrywing
Gevorderde parameters	—	Vertoon 'n tabel van fisiese PLL-instellings wat op grond van jou insette geïmplementeer sal word.

Funksionele beskrywing

'n I/O PLL is 'n frekwensiebeheerstelsel wat 'n uitsetklok genereer deur homself met 'n insetklok te sinchroniseer. Die PLL vergelyk die faseverskil tussen die insetsein en die uitsetsein van 'n voltage-beheerde ossillator (VCO) en voer dan fasesinchronisasie uit om 'n konstante fasehoek (slot) op die frekwensie van die inset- of verwysingsein te handhaaf. Die sinchronisasie of negatiewe terugvoerlus van die stelsel dwing die PLL om fase-gesluit te word.
U kan PLL's opstel as frekwensievermenigvuldigers, verdelers, demodulators, opsporingsgenerators of klokherwinningsbane. Jy kan PLL's gebruik om stabiele frekwensies te genereer, seine van 'n raserige kommunikasiekanaal te herwin, of klokseine deur jou ontwerp te versprei.

Boublokke van 'n PLL

Die hoofblokke van die I/O PLL is die fasefrekwensie-detektor (PFD), ladingpomp, lusfilter, VCO en tellers, soos 'n terugvoerteller (M), 'n voorskaalteller (N) en na- skaaltellers (C). Die PLL-argitektuur hang af van die toestel wat jy in jou ontwerp gebruik.

Hierdie parameter is slegs beskikbaar wanneer Aktiveer dinamiese faseverskuiwing vir MIF-stroming aangeskakel is.

Tipiese I/O PLL-argitektuur

Die volgende terme word algemeen gebruik om die gedrag van 'n PLL te beskryf:
PLL-sluittyd—ook bekend as die PLL-verkrygingstyd. PLL-sluittyd is die tyd vir die PLL om die teikenfrekwensie en faseverwantskap te bereik na aanskakeling, na 'n geprogrammeerde uitsetfrekwensieverandering, of na 'n PLL-terugstelling. Let wel: Simulasiesagteware modelleer nie 'n realistiese PLL-sluittyd nie. Simulasie toon 'n onrealisties vinnige sluittyd. Vir die werklike sluittydspesifikasie, verwys na die toesteldatablad.
PLL-resolusie—die minimum frekwensie-inkrementwaarde van 'n PLL VCO. Die aantal bisse in die M- en N-tellers bepaal die PLL-resolusiewaarde.
PLL sample koers—die FREF sampling frekwensie wat nodig is om die fase en frekwensie regstelling in die PLL uit te voer. Die PLL sample koers is fREF /N.

PLL-slot

Die PLL-slot is afhanklik van die twee insetseine in die fasefrekwensiedetektor. Die sluitsein is 'n asynchrone uitset van die PLL's. Die aantal siklusse wat nodig is om die slotsein te hek, hang af van die PLL-invoerklok wat die omheinde-slot-kringkring klok. Verdeel die maksimum sluittyd van die PLL deur die tydperk van die PLL-invoerklok om die aantal kloksiklusse te bereken wat benodig word om die sluitsein te hek.

Bedryfsmodusse

Die IOPLL IP-kern ondersteun ses verskillende klokterugvoermodusse. Elke modus laat klokvermenigvuldiging en -deling, faseverskuiwing en dienssiklusprogrammering toe.

Uitset horlosies

Die IOPLL IP-kern kan tot nege klokuitsetseine genereer. Die gegenereerde klokuitsetseine klok die kern of die eksterne blokke buite die kern.
Jy kan die terugstelsein gebruik om die uitsetklokwaarde na 0 terug te stel en die PLL-uitsethorlosies te deaktiveer.
Elke uitsetklok het 'n stel gevraagde instellings waar jy die verlangde waardes vir uitsetfrekwensie, faseverskuiwing en dienssiklus kan spesifiseer. Die gewenste instellings is die instellings wat u in u ontwerp wil implementeer.

Die werklike waardes vir die frekwensie, faseverskuiwing en dienssiklus is die naaste instellings (die beste benadering van die verlangde instellings) wat in die PLL-kring geïmplementeer kan word.

Verwysing Klok Omskakeling

Die verwysingklok-omskakelingsfunksie laat die PLL toe om tussen twee verwysing-invoerklokke te skakel. Gebruik hierdie kenmerk vir klokoortolligheid, of vir 'n dubbelklokdomeintoepassing soos in 'n stelsel. Die stelsel kan 'n oortollige horlosie aanskakel as die primêre horlosie ophou loop.
Deur die verwysingklok-omskakeling-funksie te gebruik, kan jy die frekwensie vir die tweede insetklok spesifiseer, en die modus en vertraging vir die oorskakeling kies.

Die klokverliesopsporing en verwysingsklokomskakelingsblok het die volgende funksies:

Monitor die verwysingsklokstatus. As die verwysingsklok misluk, skakel die horlosie outomaties oor na 'n rugsteunklokinvoerbron. Die klok werk die status van die clkbad- en activeclk-seine op om die gebeurtenis te waarsku.
Wissel die verwysingsklok heen en weer tussen twee verskillende frekwensies. Gebruik die extswitch-sein om die skakelaksie met die hand te beheer. Nadat 'n oorskakeling plaasgevind het, kan die PLL tydelik slot verloor en deur die afrekeningsproses gaan.

PLL-tot-PLL Cascading

As jy PLL'e in jou ontwerp kaskade, moet die bron (stroomop) PLL 'n laebandwydte instelling hê, terwyl die bestemming (stroomaf) PLL 'n hoëbandwydte instelling moet hê. Tydens kaskade dien die uitset van bron-PLL as die verwysingsklok (invoer) van die bestemming-PLL. Die bandwydte-instellings van kaskade PLL's moet anders wees. As die bandwydte-instellings van die kaskade PLL'e dieselfde is, kan die kaskade PLL'e ampfasegeraas by sekere frekwensies te bewerkstellig. Die adjpllin-invoerklokbron word gebruik vir inter-kaskade tussen breekbare fraksionele PLL's.

Hawens

Tabel 6. IOPLL IP Core Ports

Parameter	Tik	Toestand	Beskrywing
refclk	Invoer	Vereis	Die verwysingsklokbron wat die I/O PLL dryf.
eerste	Invoer	Vereis	Die asynchrone terugstelpoort vir die uitsethorlosies. Ry hierdie poort hoog om alle uitsethorlosies terug te stel na die waarde van 0. Jy moet hierdie poort aan die gebruikerbeheersein koppel.
fbclk	Invoer	Opsioneel	Die eksterne terugvoer-invoerpoort vir die I/O PLL. Die IOPLL IP-kern skep hierdie poort wanneer die I/O PLL in eksterne terugvoermodus of nul-vertragingsbuffermodus werk. Om die terugvoerlus te voltooi, moet 'n bordvlakverbinding die fbclk-poort en die eksterne klokuitsetpoort van die I/O PLL verbind.
fboutclk	Uitset	Opsioneel	Die poort wat die fbclk-poort deur die nabootsingskring voer. Die fboutclk-poort is slegs beskikbaar as die I/O PLL in eksterne terugvoermodus is.
zdbfbclk	Tweerigting	Opsioneel	Die tweerigtingpoort wat met die nabootsende stroombaan verbind word. Hierdie poort moet verbind word met 'n tweerigtingpen wat op die positiewe terugvoer toegewyde uitsetpen van die I/O PLL geplaas word. Die zdbfbclk-poort is slegs beskikbaar as die I/O PLL in nul-vertragingsbuffermodus is. Om seinweerkaatsing te vermy wanneer nul-vertragingsbuffermodus gebruik word, moenie bordspore op tweerigting I/O-pen plaas nie.
gesluit	Uitset	Opsioneel	Die IOPLL IP-kern dryf hierdie poort hoog wanneer die PLL slot verkry. Die poort bly hoog solank die IOPLL gesluit is. Die I/O PLL bevestig die geslote poort wanneer die fases en frekwensies van die verwysingsklok en terugvoerklok die
*voortgesit …*

Parameter	Tik	Toestand	Beskrywing
			dieselfde of binne die slotkringtoleransie. Wanneer die verskil tussen die twee klokseine die slotkringtoleransie oorskry, verloor die I/O PLL slot.
refclk1	Invoer	Opsioneel	Tweede verwysingsklokbron wat die I/O PLL vir klokomskakelingsfunksie aandryf.
uitskakelaar	Invoer	Opsioneel	Bevestig die extswitch-sein laag (1'b0) vir ten minste 3 kloksiklusse om die klok handmatig te skakel.
aktiefclk	Uitset	Opsioneel	Uitsetsein om aan te dui watter verwysingsklokbron deur I/O PLL gebruik word.
klakbad	Uitset	Opsioneel	Uitsetsein wat die status van verwysingsklokbron aandui, is goed of sleg.
cascade_out	Uitset	Opsioneel	Uitsetsein wat in stroomaf I/O PLL ingevoer word.
adjpllin	Invoer	Opsioneel	Invoersein wat vanaf stroomop I/O PLL voed.
outclk_[]	Uitset	Opsioneel	Uitset klok vanaf I/O PLL.

IOPLL Intel FPGA IP Core Gebruikersgids Argiewe

As 'n IP-kernweergawe nie gelys word nie, is die gebruikersgids vir die vorige IP-kernweergawe van toepassing

IP-kernweergawe	Gebruikersgids
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Gebruikersgids
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Gebruikersgids
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Gebruikersgids
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Gebruikersgids

Dokumenthersieningsgeskiedenis vir die IOPLL Intel FPGA IP Core Gebruikersgids

Dokument weergawe	Intel Quartus® Eerste weergawe	Veranderinge
2019.06.24	18.1	Opgedateer die beskrywing vir toegewyde klok insette in die Tipiese I/O PLL-argitektuur diagram.
2019.01.03	18.1	• Opgedateer die Toegang tot PLL LVDS_CLK/LOADEN-uitvoerpoort parameter in die IOPLL IP-kernparameters – Instellings-oortjie tafel. • Het die beskrywing vir die zdbfbclk-poort in die bygewerk IOPLL IP-kernpoorte tafel.
2018.09.28	18.1	• Het die beskrywing vir extswitch in die reggestel IOPLL IP-kernpoorte tafel. • Hernoem die volgende IP-kerne volgens Intel-herhandelsnaam: - Verander Altera IOPLL IP-kern na IOPLL Intel FPGA IP-kern. - Altera PLL Reconfig IP-kern verander na PLL Reconfig Intel FPGA IP-kern. — Verander Arria 10 FPLL IP-kern na fPLL Intel Arria 10/Cyclone 10 FPGA IP-kern.

Datum	Weergawe	Veranderinge
Junie 2017	2017.06.16	• Bygevoeg ondersteuning vir Intel Cyclone 10 GX toestelle. • Herhandel as Intel.
Desember 2016	2016.12.05	Het die beskrywing van die eerste poort van die IP-kern opgedateer.
Junie 2016	2016.06.23	• Opgedateerde IP-kernparameters – Instellings-oortjie-tabel. — Het die beskrywing vir handmatige omskakeling en outomatiese oorskakeling met parameters vir handmatige omskakeling opgedateer. Die klokomskakel-beheersein is aktief laag. — Het die beskrywing vir die parameter oorskakelvertraging opgedateer. • Gedefinieerde M- en C-tellers vir DPS-tellerseleksie-parameter in IP-kernparameters – Dinamiese herkonfigurasie-oortjie-tabel. • Verander klok-omskakelingpoortnaam van clkswitch na extswitch in Tipiese I/O PLL-argitektuurdiagram.
Mei 2016	2016.05.02	Opgedateerde IP-kernparameters – Dinamiese herkonfigurasie-oortjietabel.
Mei 2015	2015.05.04	Het die beskrywing vir Aktiveer toegang tot PLL LVDS_CLK/LOADEN-uitvoerpoortparameter in IP-kernparameters – Instellings-oortjie-tabel opgedateer. Het 'n skakel bygevoeg na die seinkoppelvlak tussen Altera IOPLL en Altera LVDS SERDES IP Cores-tabel in die I/O en High Speed I/O in Arria 10-toestelle hoofstuk.
Augustus 2014	2014.08.18	Aanvanklike vrystelling.

Dokumente / Hulpbronne

intel UG-01155 IOPLL FPGA IP Core [pdf] Gebruikersgids
UG-01155 IOPLL FPGA IP-kern, UG-01155, IOPLL FPGA IP-kern, FPGA IP-kern

Verwysings

Gebruikershandleiding

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core Gebruikersgids