Intel Chip ID FPGA Core IP

Ogni Intel® FPGA supportatu hà un ID chip unicu di 64-bit. Chip ID Intel FPGA IP cores permettenu di leghje stu chip ID per l'identificazione di u dispositivu.

Information Related

• Introduzione à i Core IP Intel FPGA
  • Fornisce infurmazione generale nantu à tutti i nuclei IP Intel FPGA, cumprese a parametrizzazione, a generazione, l'aghjurnamentu è a simulazione di i nuclei IP.
• Generazione di un script di configurazione di simulatore cumminatu
  • Crea script di simulazione chì ùn necessitanu micca aghjurnamenti manuali per u software o l'aghjurnamenti di versione IP.

Supportu di u dispositivu

Core IP	Dispositivi supportati
ID di chip Intel Stratix® 10 FPGA core IP	Intel Stratix 10
ID di chip unicu Intel Arria® 10 FPGA IP core	Intel Arria 10
ID di chip unicu Intel Cyclone® 10 GX FPGA core IP	Intel Cyclone 10 GX
ID unicu di chip Intel MAX® 10 FPGA IP	Intel MAX 10
Unicu Chip ID Intel FPGA IP core	Stratix V Arria V Cyclone V

Information Related

• ID di chip unicu Intel MAX 10 FPGA IP Core

ID di chip Intel Stratix 10 FPGA IP Core

• Questa sezione descrive u core di Chip ID Intel Stratix 10 FPGA IP.

Descrizzione Funziunale

U signale data_valid principia bassu in u statu iniziale induve nisuna data hè stata letta da u dispusitivu. Dopu avè alimentatu un impulsu altu à bassu à u portu di input readid, u Chip ID Intel Stratix 10 FPGA IP leghje u chip ID unicu. Dopu a lettura, u core IP affirmeghja u signale data_valid per indicà chì u valore unicu di u chip ID in u portu di output hè prontu per a ricuperazione. L'operazione si ripete solu quandu resettate u core IP. U portu di output chip_id [63: 0] mantene u valore di l'ID chip unicu finu à ricunfigurate u dispusitivu o resettate u core IP.

Nota: Ùn pudete micca simule u core IP di Chip ID perchè u core IP riceve a risposta nantu à i dati di u chip ID da SDM. Per cunvalidà stu core IP, Intel ricumanda di fà una valutazione di hardware.

Porti

Figura 1: Chip ID Intel Stratix 10 FPGA IP Core Ports

Tabella 2: Chip ID Intel Stratix 10 FPGA IP Core Ports Description

Portu	I/O	Dimensione (bit)	Descrizzione
clkin	Input	1	Alimenta u signale di u clock à u bloccu ID di chip. A frequenza massima supportata hè equivalente à u clock di u vostru sistema.
resettate	Input	1	Reset sincronu chì resetta u core IP. Per resettate u core IP, affirmate u signale di resettore altu per almenu 10 cicli clkin.
data_valid	Output	1	Indica chì l'ID chip unicu hè pronta per a ricuperazione. Se u signale hè bassu, u core IP hè in u statu iniziale o in prugressu per carica dati da un ID di fusible. Dopu chì u core IP affirmeghja u signale, i dati sò pronti per a ricuperazione à u portu di output chip_id [63..0].
chip_id	Output	64	Indica l'ID di chip unicu secondu a so posizione di ID fusibile rispettiva. I dati sò validi solu dopu chì u core IP affirmeghja u signalu data_valid. U valore à l'accensione resetta à 0. U portu di output chip_id [63: 0] mantene u valore di l'ID chip unicu finu à ricunfigurate u dispusitivu o resettate u core IP.
lettu	Input	1	U signale readid hè utilizatu per leghje u valore ID da u dispusitivu. Ogni volta chì u valore di u signale cambia da 1 à 0, u core IP attiva l'operazione di lettura ID. Duvete guidà u signale à 0 quandu ùn hè micca utilizatu. Per inizià l'operazione di lettura di l'ID, cunduce u signalu altu per almenu 3 cicli di clock, dopu tirallu bassu. U core IP principia à leghje u valore di u chip ID.

Accessu à Chip ID Intel Stratix 10 FPGA IP attraversu Signal Tap

Quandu cambiate u signale readid, u core di Chip ID Intel Stratix 10 FPGA IP principia à leghje u chip ID da u dispusitivu Intel Stratix 10. Quandu u chip ID hè prontu, u Chip ID Intel Stratix 10 FPGA IP core afferma u signale data_valid è finisce u JTAG accessu.

Nota: Permette un ritardu equivalente à tCD2UM dopu a cunfigurazione di chip cumpleta prima di pruvà à leghje l'ID di chip unicu. Consultate a datasheet di u dispositivu rispettivu per u valore tCD2UM.

Resetting u Chip ID Intel Stratix 10 FPGA IP Core

Per resettate u core IP, deve affirmà u signale di resettore per almenu deci cicli di clock.

Nota

1. Per i dispositi Intel Stratix 10, ùn resettate micca u core IP finu à almenu tCD2UM dopu l'inizializazione di chip. Consultate a datasheet rispettiva di u dispusitivu per u valore tCD2UM.
2. Per e linee guida di l'istanzazione di core IP, duvete riferite à a sezione IP Reset Release di Intel Stratix 10 in a Guida d'Usuariu di Configurazione Intel Stratix 10.

Information Related

Intel Stratix 10 Guida d'utilizatore di cunfigurazione

• Fornisce più infurmazione nantu à Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA Core IP

Questa sezione descrive i seguenti core IP

• Unicu Chip ID Intel Arria 10 FPGA IP core
• Unicu Chip ID Intel Cyclone 10 GX FPGA IP core
• Unicu Chip ID Intel FPGA IP core

Descrizzione Funziunale

U signale data_valid principia bassu in u statu iniziale induve nisuna data hè stata letta da u dispusitivu. Dopu avè alimentatu un signalu di clock à u portu di input clkin, u core di Chip ID Intel FPGA IP leghje u chip ID unicu. Dopu a lettura, u core IP affirmeghja u signale data_valid per indicà chì u valore unicu di u chip ID in u portu di output hè prontu per a ricuperazione. L'operazione si ripete solu quandu resettate u core IP. U portu di output chip_id [63: 0] mantene u valore di l'ID chip unicu finu à ricunfigurate u dispusitivu o resettate u core IP.

Nota: U core Intel Chip ID IP ùn hà micca mudellu di simulazione files. Per cunvalidà stu core IP, Intel ricumanda di fà una valutazione di hardware.

Figura 2: Chip ID Intel FPGA IP Core Ports

Tabella 3: Chip ID Intel FPGA IP Core Ports Description

Portu	I/O	Dimensione (bit)	Descrizzione
clkin	Input	1	Alimenta u signale di u clock à u bloccu ID di chip. E frequenze massime supportate sò i seguenti: • Per Intel Arria 10 è Intel Cyclone 10 GX: 30 MHz. • Per Intel MAX 10, Stratix V, Arria V è Cyclone V: 100 MHz.
resettate	Input	1	Reset sincronu chì resetta u core IP. Per resettà u core IP, affirmate u signale di reset altu per almenu 10 clkin cycles (1). U portu di output chip_id [63: 0] mantene u valore di l'ID chip unicu finu à ricunfigurate u dispusitivu o resettate u core IP.
data_valid	Output	1	Indica chì l'ID chip unicu hè pronta per a ricuperazione. Se u signale hè bassu, u core IP hè in u statu iniziale o in prugressu per carica dati da un ID di fusible. Dopu chì u core IP affirmeghja u signale, i dati sò pronti per a ricuperazione à u portu di output chip_id [63..0].
chip_id	Output	64	Indica l'ID di chip unicu secondu a so posizione di ID fusibile rispettiva. I dati sò validi solu dopu chì u core IP affirmeghja u signalu data_valid. U valore à l'accensione resetta à 0.

Accessu à l'ID Chip Unicu Intel Arria 10 FPGA IP è à l'ID Unicu Chip Intel Cyclone 10 GX FPGA IP attraversu Signal Tap

Nota: L'ID di chip Intel Arria 10 è Intel Cyclone 10 GX hè inaccessibile si avete altri sistemi o core IP chì accede à u J.TAG simultaneamente. Per esample, l'analizzatore logicu Signal Tap II, u kit di strumenti di transceiver, segnali o sonde in u sistema, è u core IP di u Controller SmartVID.

Quandu cambiate u signale di reset, l'ID Unique Chip Intel Arria 10 FPGA IP è Unique Chip ID Intel Cyclone 10 GX FPGA IP cores cumincianu à leghje l'ID di chip da u dispositivu Intel Arria 10 o Intel Cyclone 10 GX. Quandu l'ID di chip hè prontu, l'ID Unique Chip ID Intel Arria 10 FPGA IP è Unique Chip ID Intel Cyclone 10 GX FPGA IP cores affirmanu u signale data_valid è finisce u JTAG accessu.

Nota: Permette un ritardu equivalente à tCD2UM dopu a cunfigurazione di chip cumpleta prima di pruvà à leghje l'ID di chip unicu. Consultate a datasheet di u dispositivu rispettivu per u valore tCD2UM.

Resetting u Chip ID Intel FPGA IP Core

Per resettate u core IP, deve affirmà u signale di resettore per almenu deci cicli di clock. Dopu avè annullatu u signale di reset, u core IP rileghje l'ID chip unicu da u bloccu ID di fusible. U core IP affirmeghja u signale data_valid dopu à cumpiendu l'operazione.

Nota: Per i dispositi Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V è Cyclone V, ùn resettate micca u core IP finu à almenu tCD2UM dopu l'inizializazione completa di chip. Consultate a datasheet rispettiva di u dispusitivu per u valore tCD2UM.

Chip ID Intel FPGA IP Cores User Guide Archives

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

Versione IP Core	Guida d'usu
18.1	Chip ID Intel FPGA IP Cores User Guide
18.0	Chip ID Intel FPGA IP Cores User Guide

Storia di Revisione Documentu per u Chip ID Intel FPGA IP Cores User Guide

Versione di documentu	Intel Quartus® Versione Prime	Cambiamenti
2022.09.26	20.3	Sguassatu Best Practices di Gestione di Prughjetti ligame. Aghjurnatu Descrizzione Funziunale in Chip ID Intel Stratix 10 FPGA IP Core. Aghjurnatu Descrizzione Funziunale in Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Aghjurnatu a descrizzione di u clkin è resetports in Table: Chip ID Intel FPGA IP Core Ports Description per include i dettagli di Intel MAX 10. Aghjurnatu u Resetting u Chip ID Intel FPGA IP Core sezione per include supportu per u dispositivu Intel MAX 10.
2019.05.17	19.1	Aghjurnatu u Resetting u Chip ID Intel Stratix 10 FPGA IP Core sugettu per aghjunghje una seconda nota in quantu à e linee di istanza di core IP.
2019.02.19	18.1	Supportu aghjuntu per i dispositi Intel MAX 10 in u Core IP è i Dispositivi Supportati tavula.
2018.12.24	18.1	Hè aghjuntu u Chip ID Intel FPGA IP Cores User Guide Archives sezione.  Ristrutturatu u documentu per furnisce più dettagli nantu à i rispettivi dispositi supportati.
2018.06.08	18.0	Aghjurnatu a descrizzione di u portu readed. Aghjurnatu a descrizzione di u portu di resettore.
2018.05.07	18.0	Aghjunghje un portu readid per Chip ID Intel Stratix 10 FPGA IP core IP.

 

Data	Versione	Cambiamenti
dicembre 2017	2017.12.11	Titulu di u documentu aghjurnatu da Altera Unique Chip ID IP Core User Guide. Aggiuntu Supportu di u dispositivu sezione.  infurmazione cumminata è aghjunta da Altera Arria 10 Unique Chip ID IP Core User Guide è Stratix 10 Unique Chip ID IP Core User Guide. Rebranded à Intel. Aghjurnatu Descrizzione Funziunale. Aggiuntu supportu per u dispositivu Intel Cyclone 10 GX.
maghju 2016	2016.05.02	Eliminate l'infurmazioni standard di u core IP è aghjustatu ligame à u Manuale di Quartus Prime. Nota aghjurnata nantu à u supportu di u dispositivu Arria 10.
Settembre, 2014	2014.09.02	• Titulu di documentu aghjurnatu per riflette u novu nome di u core IP "Altera Unique Chip ID".

Data	Versione	Cambiamenti
Aostu, 2014	2014.08.18	Passi di parametrizzazione aghjurnati per l'editore di parametri legacy. Nota aghjuntu chì stu core IP ùn sustene micca i disinni Arria 10.
ghjugnu, 2014	2014.06.30	Sustituitu l'infurmazioni MegaWizard Plug-In Manager cù u Catalogu IP. Aghjunghje infurmazione standard nantu à l'aghjurnamentu di i core IP. Aghjunghje installazione standard è infurmazione di licenza. Sguassatu l'infurmazioni obsoleti di u nivellu di supportu di u dispositivu. U supportu di u dispositivu core IP hè avà dispunibule in Catalogu IP è editore di parametri.
Settembre, 2013	2013.09.20	Aghjurnatu per riformulari "Acquistà l'ID chip di un dispositivu FPGA" à "Acquistà l'ID chip unicu di un dispositivu FPGA"
maghju, 2013	1.0	Liberazione iniziale.

Mandate Feedback

Documenti / Risorse

Intel Chip ID FPGA Core IP [pdfGuida di l'utente Chip ID FPGA Core IP, Chip ID, FPGA Core IP, Core IP

Referenze

• Manuale d'usu