Nios V Processor Intel FPGA IP Software
Processore Nios® V Intel® FPGA IP Release Notes
U numeru di versione Intel® FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus® Prime. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
Information Related
- Manuale di riferimentu per u processore Nios V
Fornisce infurmazioni nantu à i benchmarks di rendiment di u processore Nios V, l'architettura di u processore, u mudellu di prugrammazione è l'implementazione core (Guida d'utilizatore Intel Quartus Prime Pro Edition).
- Note di rilascio di Nios II è IP integrata
- Manuale di progettazione di processori integrati Nios V
Descrive u modu più efficace di utilizà l'arnesi, raccomanda stili di cuncepimentu è pratiche per u sviluppu, debugging è ottimisazione di sistemi integrati cù u processore Nios® V è l'arnesi furniti da Intel (Guida d'utilizatore Intel Quartus Prime Pro Edition). - Nios® V Processor Software Developer Handbook
Descrive l'ambiente di sviluppu di u software di u processore Nios® V, l'arnesi chì sò dispunibili, è u prucessu di custruisce un software per eseguisce nantu à u processore Nios® V (Guida d'utilizatore Intel Quartus Prime Pro Edition).
Processeur Nios® V/m Intel FPGA IP (Intel Quartus Prime Pro Edition) Note di versione
Processore Nios® V/m Intel FPGA IP v22.3.0
Tabella 1. v22.3.0 2022.09.26
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.3 | • Enhanced prefetch logica. Aghjurnatu i seguenti numeri di rendiment è benchmark:
- FMAX - Area - Dhrystone - CoreMark • Elimina i paràmetri exceptionOffset è exceptionAgent da _hw.tcl. Nota: Affettatu solu a generazione BSP. Nisun impattu nantu à RTL o circuitu. • Cambiatu debug reset: - Aggiuntu u portu ndm_reset_in - Rinominatu dbg_reset à dbg_reset_out. |
– |
Processore Nios® V/m Intel FPGA IP v21.3.0
Tabella 2.v21.3.0 2022.06.21
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.2 | • Aggiuntu una interfaccia dumanda resetten
• Eliminati signali inutilizati chì hà causatu una interfaccia latch • Fixed debug reset issue: - Aghjurnatu u routing di ndmreset per impedisce u modulu di debug da resette. |
– |
Processore Nios® V/m Intel FPGA IP v21.2.0
Tabella 3. v21.2.0 2022.04.04
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.1 | • Aggiuntu novu disignu example in l'editore di parametri core Intel FPGA IP Processor Nios® V/m:
— uC/TCP-IP IPerf Exampu Design — uC/TCP-IP Simple Socket Server Exampu Design |
– |
| • Bug Fix:
- Risoluzione di prublemi chì causanu accessi inaffidabili à i CSR MARCHID, MIMPID è MVENDORID. - A capacità di resettore attivata da u modulu di debug per permette à u core per esse resettatu attraversu un debugger. - Supportu attivatu per trigger. U core di u processore Nios V supporta 1 trigger. - Risolviu avvisi di sintesi è prublemi di lint. - Risolviu un prublema da a ROM di debug chì hà causatu una corruzzione in u vettore di ritornu. - Fixed un prublema chì impedisce l'accessu à GPR 31 da u modulu di debug. |
– |
Nios V/m Processor Intel FPGA IP v21.1.1
Tabella 4. v21.1.1 2021.12.13
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 21.4 | • Bug Fix:
- I registri di trigger accessibili ma i trigger ùn sò micca supportati u prublema risolta. |
Eccezzioni d'istruzione illegale dumandata quandu accede à i registri di trigger. |
| • Aggiuntu novu Design Example in u Nios V/m Processor Intel FPGA IP core parameter editor.
- GSFI Bootloader Exampu Design - SDM Bootloader Exampu Design |
– |
Nios V/m Processor Intel FPGA IP v21.1.0
Tabella 5.v21.1.0 2021.10.04
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 21.3 | Liberazione iniziale | – |
Processore Nios V/m Intel FPGA IP (Intel Quartus Prime Standard Edition) Note di versione
Nios V/m Processor Intel FPGA IP v1.0.0
Tabella 6. v1.0.0 2022.10.31
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.1 std | Liberazione iniziale. | – |
Archivi
Intel Quartus Prime Pro Edition
Nios V Processor Reference Manual Archives
Per l'ultime versioni è precedenti di sta guida d'utilizatore, riferite à u Manuale di Riferimentu di Processor Nios® V. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o versione di software s'applica.
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Archivi di manuali di cuncepimentu di processori integrati Nios V
Per l'ultime versioni è precedenti di sta guida d'utilizatore, fate riferimentu à Nios® V Embedded Processor Design Handbook. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Nios V Processor Software Developer Handbook Archives
Per l'ultime versioni è precedenti di sta guida d'utilizatore, fate riferimentu à Nios® V Processor Software Developer Handbook. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Intel Quartus Prime Standard Edition
Consultate e seguenti guide d'utilizatore per infurmazione nantu à u processore Nios V per l'Intel Quartus Prime Standard Edition.
Information Related
- Nios® V Embedded Processor Design Handbook Descrive cumu utilizà più efficacemente l'arnesi, raccomanda stili di cuncepimentu è pratiche per u sviluppu, debugging è ottimisazione di sistemi integrati utilizendu u processore Nios® V è l'arnesi furniti da Intel (Guida d'utilizatore Intel Quartus Prime Standard Edition). ).
Manuale di riferimentu per u processore Nios® V
- Fornisce infurmazioni nantu à i benchmarks di rendiment di u processore Nios V, l'architettura di u processore, u mudellu di prugrammazione è l'implementazione core (Guida d'utilizatore Intel Quartus Prime Standard Edition).
Nios® V Processor Software Developer Handbook
- Descrive l'ambiente di sviluppu di u software di u processore Nios® V, l'arnesi chì sò dispunibili, è u prucessu di custruisce un software per eseguisce nantu à u processore Nios® V (Guida d'utilizatore Intel Quartus Prime Standard Edition).
Processore Nios® V Intel® FPGA IP Release Notes 8
Documenti / Risorse
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Intel Nios V Processor Intel FPGA IP Software [pdfGuida di l'utente Nios V Processor Intel FPGA IP Software, Processor Intel FPGA IP Software, FPGA IP Software, IP Software, Software |
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