คู่มือผู้ใช้ Intel Chip ID FPGA IP Cores

ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
- ให้ข้อมูลทั่วไปเกี่ยวกับคอร์ Intel FPGA IP ทั้งหมด รวมถึงการกำหนดพารามิเตอร์ การสร้าง การอัพเกรด และการจำลองแกน IP

การสร้างสคริปต์การตั้งค่าการจำลองแบบรวม
- สร้างสคริปต์การจำลองที่ไม่ต้องการการอัปเดตด้วยตนเองสำหรับซอฟต์แวร์หรือการอัพเกรดเวอร์ชัน IP

การสนับสนุนอุปกรณ์

แกน IP	อุปกรณ์ที่รองรับ
รหัสชิป Intel Stratix® 10 FPGA IP core	อินเทล สตราทิกซ์ 10
ID ชิปที่ไม่ซ้ำ Intel Arria® 10 FPGA IP core	อินเทล อาเรีย 10
ID ชิปที่ไม่ซ้ำ Intel Cyclone® 10 GX FPGA IP core	Intel Cyclone 10 GX
รหัสชิปเฉพาะ Intel MAX® 10 FPGA IP	อินเทลแม็กซ์ 10
รหัสชิปที่ไม่ซ้ำ Intel FPGA IP core	Stratix V Arria V ไซโคลน วี

ข้อมูลที่เกี่ยวข้อง

ID ชิปที่ไม่ซ้ำ Intel MAX 10 FPGA IP Core

รหัสชิป Intel Stratix 10 FPGA IP Core

ส่วนนี้จะอธิบาย Chip ID Intel Stratix 10 FPGA IP core

คำอธิบายการทำงาน

สัญญาณ data_valid เริ่มต้นต่ำในสถานะเริ่มต้นที่ไม่มีการอ่านข้อมูลจากอุปกรณ์ หลังจากป้อนพัลส์จากสูงไปต่ำไปยังพอร์ตอินพุต readid แล้ว Chip ID Intel Stratix 10 FPGA IP จะอ่าน ID ชิปเฉพาะ หลังจากอ่านค่าแล้ว IP core จะยืนยันสัญญาณ data_valid เพื่อระบุว่าค่า ID ชิปเฉพาะที่พอร์ตเอาต์พุตพร้อมสำหรับการดึงข้อมูลแล้ว การดำเนินการจะเกิดขึ้นซ้ำเมื่อคุณรีเซ็ตแกน IP เท่านั้น พอร์ตเอาต์พุต chip_id[63:0] จะเก็บค่าของรหัสชิปที่ไม่ซ้ำกันจนกว่าคุณจะกำหนดค่าอุปกรณ์ใหม่หรือรีเซ็ตแกน IP

บันทึก: คุณไม่สามารถจำลอง Chip ID IP core ได้เนื่องจาก IP core ได้รับการตอบสนองต่อข้อมูล ID ชิปจาก SDM เพื่อตรวจสอบแกน IP นี้ Intel ขอแนะนำให้คุณทำการประเมินฮาร์ดแวร์

พอร์ต

รูปที่ 1: รหัสชิป Intel Stratix 10 FPGA IP Core พอร์ต

ตารางที่ 2: Chip ID Intel Stratix 10 FPGA IP Core Ports คำอธิบาย

ท่าเรือ	ไอ/โอ	ขนาด (บิต)	คำอธิบาย
คิกคิน	ป้อนข้อมูล	1	ส่งสัญญาณนาฬิกาไปยังบล็อก ID ชิป ความถี่สูงสุดที่รองรับจะเทียบเท่ากับนาฬิการะบบของคุณ
รีเซ็ต	ป้อนข้อมูล	1	การรีเซ็ตแบบซิงโครนัสที่รีเซ็ตแกน IP หากต้องการรีเซ็ตแกน IP ให้ยืนยันสัญญาณการรีเซ็ตให้อยู่ในระดับสูงเป็นเวลาอย่างน้อย 10 รอบคลิคิน
data_valid	เอาท์พุต	1	บ่งชี้ว่ารหัสชิปเฉพาะพร้อมสำหรับการเรียกค้นแล้ว หากสัญญาณต่ำ แสดงว่าแกน IP อยู่ในสถานะเริ่มต้นหรืออยู่ระหว่างการโหลดข้อมูลจากรหัสฟิวส์ หลังจากที่ IP core ยืนยันสัญญาณ ข้อมูลก็พร้อมสำหรับการเรียกค้นที่พอร์ตเอาต์พุต chip_id[63..0]
ชิป_id	เอาท์พุต	64	ระบุรหัสชิปเฉพาะตามตำแหน่งรหัสฟิวส์ที่เกี่ยวข้อง ข้อมูลจะใช้ได้หลังจากที่แกน IP ยืนยันสัญญาณ data_valid เท่านั้น ค่าเมื่อเพิ่มพลังจะรีเซ็ตเป็น 0 พอร์ตเอาต์พุต chip_id [63:0] จะเก็บค่าของรหัสชิปที่ไม่ซ้ำกันจนกว่าคุณจะกำหนดค่าอุปกรณ์ใหม่หรือรีเซ็ตแกน IP
อ่าน	ป้อนข้อมูล	1	สัญญาณ readid ใช้เพื่ออ่านค่า ID จากอุปกรณ์ ทุกครั้งที่สัญญาณเปลี่ยนค่าจาก 1 เป็น 0 แกน IP จะทริกเกอร์การดำเนินการอ่าน ID คุณต้องขับสัญญาณไปที่ 0 เมื่อไม่ได้ใช้งาน หากต้องการเริ่มการดำเนินการอ่าน ID ให้ขับสัญญาณให้สูงเป็นเวลาอย่างน้อย 3 รอบนาฬิกา จากนั้นดึงให้ต่ำลง แกน IP เริ่มอ่านค่าของรหัสชิป

การเข้าถึง Chip ID Intel Stratix 10 FPGA IP ผ่านการแตะสัญญาณ

เมื่อคุณสลับสัญญาณ readid Chip ID Intel Stratix 10 FPGA IP core จะเริ่มอ่านรหัสชิปจากอุปกรณ์ Intel Stratix 10 เมื่อรหัสชิปพร้อม รหัสชิป Intel Stratix 10 FPGA IP core จะยืนยันสัญญาณ data_valid และสิ้นสุด JTAG เข้าถึง.

บันทึก: ปล่อยให้มีความล่าช้าเทียบเท่ากับ tCD2UM หลังจากกำหนดค่าชิปเต็มก่อนที่จะพยายามอ่าน ID ชิปเฉพาะ โปรดดูเอกสารข้อมูลอุปกรณ์ที่เกี่ยวข้องสำหรับค่า tCD2UM

การรีเซ็ตรหัสชิป Intel Stratix 10 FPGA IP Core

หากต้องการรีเซ็ต IP core คุณต้องยืนยันสัญญาณรีเซ็ตเป็นเวลาอย่างน้อยสิบรอบสัญญาณนาฬิกา

บันทึก

สำหรับอุปกรณ์ Intel Stratix 10 อย่ารีเซ็ต IP core จนกว่าจะมีอย่างน้อย tCD2UM หลังจากการเริ่มต้นชิปเต็มรูปแบบ โปรดดูเอกสารข้อมูลอุปกรณ์ที่เกี่ยวข้องสำหรับค่า tCD2UM
สำหรับแนวทางการสร้างอินสแตนซ์หลัก IP คุณต้องดูส่วน Intel Stratix 10 Reset Release IP ในคู่มือผู้ใช้การกำหนดค่า Intel Stratix 10

ข้อมูลที่เกี่ยวข้อง

คู่มือผู้ใช้การกำหนดค่า Intel Stratix 10

ให้ข้อมูลเพิ่มเติมเกี่ยวกับ Intel Stratix 10 Reset Release IP

รหัสชิป Intel FPGA IP Cores

ส่วนนี้จะอธิบายแกน IP ต่อไปนี้

ID ชิปที่ไม่ซ้ำ Intel Arria 10 FPGA IP core
ID ชิปที่ไม่ซ้ำ Intel Cyclone 10 GX FPGA IP core

รหัสชิปที่ไม่ซ้ำ Intel FPGA IP core

คำอธิบายการทำงาน

สัญญาณ data_valid เริ่มต้นต่ำในสถานะเริ่มต้นที่ไม่มีการอ่านข้อมูลจากอุปกรณ์ หลังจากป้อนสัญญาณนาฬิกาไปยังพอร์ตอินพุต clkin แล้ว Chip ID Intel FPGA IP core จะอ่าน ID ชิปเฉพาะ หลังจากอ่านค่าแล้ว IP core จะยืนยันสัญญาณ data_valid เพื่อระบุว่าค่า ID ชิปเฉพาะที่พอร์ตเอาต์พุตพร้อมสำหรับการดึงข้อมูลแล้ว การดำเนินการจะเกิดขึ้นซ้ำเมื่อคุณรีเซ็ตแกน IP เท่านั้น พอร์ตเอาต์พุต chip_id[63:0] จะเก็บค่าของรหัสชิปที่ไม่ซ้ำกันจนกว่าคุณจะกำหนดค่าอุปกรณ์ใหม่หรือรีเซ็ตแกน IP

บันทึก: Intel Chip ID IP core ไม่มีแบบจำลอง fileส. เพื่อตรวจสอบแกน IP นี้ Intel ขอแนะนำให้คุณทำการประเมินฮาร์ดแวร์

รูปที่ 2: รหัสชิป Intel FPGA IP Core พอร์ต

ตารางที่ 3: Chip ID Intel FPGA IP Core Ports คำอธิบาย

ท่าเรือ	ไอ/โอ	ขนาด (บิต)	คำอธิบาย
คิกคิน	ป้อนข้อมูล	1	ส่งสัญญาณนาฬิกาไปยังบล็อก ID ชิป ความถี่สูงสุดที่รองรับมีดังนี้: • สำหรับ Intel Arria 10 และ Intel Cyclone 10 GX: 30 MHz • สำหรับ Intel MAX 10, Stratix V, Arria V และ Cyclone V: 100 MHz
รีเซ็ต	ป้อนข้อมูล	1	การรีเซ็ตแบบซิงโครนัสที่รีเซ็ตแกน IP หากต้องการรีเซ็ตแกน IP ให้ยืนยันสัญญาณการรีเซ็ตให้อยู่ในระดับสูงเป็นเวลาอย่างน้อย 10 รอบคลิคิน(1) พอร์ตเอาต์พุต chip_id [63:0] จะเก็บค่าของรหัสชิปที่ไม่ซ้ำกันจนกว่าคุณจะกำหนดค่าอุปกรณ์ใหม่หรือรีเซ็ตแกน IP
data_valid	เอาท์พุต	1	บ่งชี้ว่ารหัสชิปเฉพาะพร้อมสำหรับการเรียกค้นแล้ว หากสัญญาณต่ำ แสดงว่าแกน IP อยู่ในสถานะเริ่มต้นหรืออยู่ระหว่างการโหลดข้อมูลจากรหัสฟิวส์ หลังจากที่ IP core ยืนยันสัญญาณ ข้อมูลก็พร้อมสำหรับการเรียกค้นที่พอร์ตเอาต์พุต chip_id[63..0]
ชิป_id	เอาท์พุต	64	ระบุรหัสชิปเฉพาะตามตำแหน่งรหัสฟิวส์ที่เกี่ยวข้อง ข้อมูลจะใช้ได้หลังจากที่แกน IP ยืนยันสัญญาณ data_valid เท่านั้น ค่าเมื่อเพิ่มพลังจะรีเซ็ตเป็น 0

การเข้าถึง ID ชิปเฉพาะ Intel Arria 10 FPGA IP และ ID ชิปเฉพาะ Intel Cyclone 10 GX FPGA IP ผ่านการแตะสัญญาณ

บันทึก: ID ชิป Intel Arria 10 และ Intel Cyclone 10 GX ไม่สามารถเข้าถึงได้หากคุณมีระบบอื่นหรือแกน IP เข้าถึง JTAG พร้อมกัน สำหรับเช่นample, เครื่องวิเคราะห์ลอจิก Signal Tap II, ชุดเครื่องมือเครื่องรับส่งสัญญาณ, สัญญาณหรือโพรบในระบบ และแกน IP ของตัวควบคุม SmartVID

เมื่อคุณสลับสัญญาณรีเซ็ต รหัสชิปเฉพาะ Intel Arria 10 FPGA IP และรหัสชิปเฉพาะ Intel Cyclone 10 GX FPGA IP core จะเริ่มอ่านรหัสชิปจากอุปกรณ์ Intel Arria 10 หรือ Intel Cyclone 10 GX เมื่อรหัสชิปพร้อม รหัสชิปเฉพาะ Intel Arria 10 FPGA IP และรหัสชิปเฉพาะ Intel Cyclone 10 GX FPGA IP core จะยืนยันสัญญาณ data_valid และสิ้นสุด JTAG เข้าถึง.

การรีเซ็ต Chip ID Intel FPGA IP Core

หากต้องการรีเซ็ต IP core คุณต้องยืนยันสัญญาณรีเซ็ตเป็นเวลาอย่างน้อยสิบรอบสัญญาณนาฬิกา หลังจากที่คุณยกเลิกการยืนยันสัญญาณรีเซ็ตแล้ว แกน IP จะอ่าน ID ชิปเฉพาะซ้ำจากบล็อก ID ฟิวส์ แกน IP ยืนยันสัญญาณ data_valid หลังจากเสร็จสิ้นการดำเนินการ

บันทึก: สำหรับอุปกรณ์ Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V และ Cyclone V อย่ารีเซ็ต IP core จนกว่าจะมีอย่างน้อย tCD2UM หลังจากการเริ่มต้นชิปเต็มรูปแบบ โปรดดูเอกสารข้อมูลอุปกรณ์ที่เกี่ยวข้องสำหรับค่า tCD2UM

Chip ID Intel FPGA IP Cores คู่มือการใช้งานเอกสารสำคัญ

หากไม่มี IP core version อยู่ในรายการ คู่มือผู้ใช้สำหรับ IP core รุ่นก่อนหน้าจะถูกนำมาใช้

IP Core รุ่น	คู่มือการใช้งาน
18.1	คู่มือผู้ใช้ Chip ID Intel FPGA IP Cores
18.0	คู่มือผู้ใช้ Chip ID Intel FPGA IP Cores

ประวัติการแก้ไขเอกสารสำหรับรหัสชิป คู่มือผู้ใช้ Intel FPGA IP Cores

เวอร์ชันเอกสาร	อินเทลควอร์ตัส® รุ่นนายกรัฐมนตรี	การเปลี่ยนแปลง
2022.09.26	20.3	ลบออก แนวทางปฏิบัติที่ดีที่สุดสำหรับการบริหารโครงการ ลิงค์ อัปเดต คำอธิบายการทำงาน ในชิป ID Intel Stratix 10 FPGA IP Core อัปเดต คำอธิบายการทำงาน ในชิป ID Intel FPGA IP Cores
2020.10.05	20.3	อัปเดตคำอธิบายของ clkin และรีเซ็ตพอร์ตในตาราง: Chip ID Intel FPGA IP Core Ports คำอธิบาย เพื่อรวมรายละเอียด Intel MAX 10 อัพเดตแล้ว การรีเซ็ต Chip ID Intel FPGA IP Core ส่วนที่จะรวมการรองรับอุปกรณ์ Intel MAX 10
2019.05.17	19.1	อัพเดตแล้ว การรีเซ็ตรหัสชิป Intel Stratix 10 FPGA IP Core หัวข้อเพื่อเพิ่มหมายเหตุที่สองเกี่ยวกับแนวทางการสร้างอินสแตนซ์หลัก IP
2019.02.19	18.1	เพิ่มการรองรับอุปกรณ์ Intel MAX 10 ใน IP Cores และอุปกรณ์ที่รองรับ โต๊ะ.
2018.12.24	18.1	เพิ่ม Chip ID Intel FPGA IP Cores คู่มือการใช้งานเอกสารสำคัญ ส่วน. ปรับโครงสร้างเอกสารใหม่เพื่อให้รายละเอียดเพิ่มเติมเกี่ยวกับอุปกรณ์ที่รองรับตามลำดับ
2018.06.08	18.0	อัปเดตคำอธิบายพอร์ต readid อัปเดตคำอธิบายพอร์ตรีเซ็ต
2018.05.07	18.0	เพิ่มพอร์ต readid สำหรับชิป ID Intel Stratix 10 FPGA IP IP core

วันที่	เวอร์ชัน	การเปลี่ยนแปลง
เดือนธันวาคม 2017	2017.12.11	อัปเดตชื่อเอกสารจาก คู่มือการใช้งาน Altera Unique Chip ID IP Core. เพิ่ม การสนับสนุนอุปกรณ์ ส่วน. รวมและเพิ่มข้อมูลจาก คู่มือผู้ใช้ Altera Arria 10 Chip ID IP Core ที่ไม่ซ้ำใคร และ คู่มือผู้ใช้ Stratix 10 Chip ID IP Core ที่ไม่ซ้ำใคร. รีแบรนด์เป็น Intel อัปเดต คำอธิบายการทำงาน. เพิ่มการรองรับอุปกรณ์ Intel Cyclone 10 GX
เดือนพฤษภาคม พ.ศ. 2016	2016.05.02	ลบข้อมูลหลัก IP มาตรฐานและเพิ่มลิงก์ไปยังคู่มือ Quartus Prime อัปเดตหมายเหตุเกี่ยวกับการรองรับอุปกรณ์ Arria 10
เดือนกันยายน 2014	2014.09.02	• อัปเดตชื่อเอกสารเพื่อแสดงชื่อใหม่ของแกน IP “Altera Unique Chip ID”

วันที่	เวอร์ชัน	การเปลี่ยนแปลง
เดือนสิงหาคม 2014	2014.08.18	อัปเดตขั้นตอนการกำหนดพารามิเตอร์สำหรับตัวแก้ไขพารามิเตอร์แบบเดิม เพิ่มหมายเหตุว่า IP core นี้ไม่รองรับการออกแบบ Arria 10
มิถุนายน 2014	2014.06.30	แทนที่ข้อมูล MegaWizard Plug-In Manager ด้วย IP Catalog เพิ่มข้อมูลมาตรฐานเกี่ยวกับการอัพเกรดคอร์ IP เพิ่มข้อมูลการติดตั้งและใบอนุญาตมาตรฐาน ลบข้อมูลระดับการสนับสนุนอุปกรณ์ที่ล้าสมัยแล้ว ขณะนี้การสนับสนุนอุปกรณ์หลัก IP พร้อมใช้งานแล้วใน IP Catalog และตัวแก้ไขพารามิเตอร์
เดือนกันยายน 2013	2013.09.20	อัปเดตเพื่อเปลี่ยนคำว่า "การรับรหัสชิปของอุปกรณ์ FPGA" เป็น "การรับรหัสชิปเฉพาะของอุปกรณ์ FPGA"
เดือนพฤษภาคม 2013	1.0	การเปิดตัวครั้งแรก

ส่งคำติชม

เอกสาร / แหล่งข้อมูล

Intel Chip ID FPGA IP Cores [พีดีเอฟ] คู่มือการใช้งาน
รหัสชิป แกน FPGA IP, รหัสชิป, แกน FPGA IP, แกน IP

อ้างอิง

คู่มือการใช้งาน

Intel Chip ID FPGA IP Cores

ข้อมูลที่เกี่ยวข้อง

การสนับสนุนอุปกรณ์

รหัสชิป Intel Stratix 10 FPGA IP Core

พอร์ต

การเข้าถึง Chip ID Intel Stratix 10 FPGA IP ผ่านการแตะสัญญาณ

การรีเซ็ตรหัสชิป Intel Stratix 10 FPGA IP Core

ข้อมูลที่เกี่ยวข้อง

การเข้าถึง ID ชิปเฉพาะ Intel Arria 10 FPGA IP และ ID ชิปเฉพาะ Intel Cyclone 10 GX FPGA IP ผ่านการแตะสัญญาณ

การรีเซ็ต Chip ID Intel FPGA IP Core

Chip ID Intel FPGA IP Cores คู่มือการใช้งานเอกสารสำคัญ

ประวัติการแก้ไขเอกสารสำหรับรหัสชิป คู่มือผู้ใช้ Intel FPGA IP Cores

เอกสาร / แหล่งข้อมูล

อ้างอิง

ฝากความคิดเห็น

ยกเลิกการตอบ