Intel Chip ID FPGA Bërthamat IP

Çdo Intel® FPGA e mbështetur ka një ID unike të çipit 64-bit. ID-ja e çipit Bërthamat IP të Intel FPGA ju lejojnë të lexoni këtë ID të çipit për identifikimin e pajisjes.

Informacione të Përafërta

• Hyrje në bërthamat IP të Intel FPGA
  • Ofron informacion të përgjithshëm për të gjitha bërthamat IP të Intel FPGA, duke përfshirë parametrizimin, gjenerimin, përmirësimin dhe simulimin e bërthamave IP.
• Gjenerimi i një skripti të konfigurimit të simulatorit të kombinuar
  • Krijoni skripta simulimi që nuk kërkojnë përditësime manuale për përmirësimet e softuerit ose versionit IP.

Mbështetja e pajisjes

Bërthamat IP	Pajisjet e mbështetura
ID-ja e çipit Intel Stratix® 10 FPGA bërthama IP	Intel Stratix 10
ID unike e çipit Intel Arria® 10 FPGA bërthama IP	Intel Arria 10
Identifikimi i çipit unik bërthama IP e Intel Cyclone® 10 GX FPGA	Cikloni Intel 10 GX
ID unike e çipit Intel MAX® 10 FPGA IP	Intel MAX 10
Identifikimi i çipit unik bërthama IP e Intel FPGA	Stratix V Arria V Cikloni V

Informacione të Përafërta

• ID unike e çipit Intel MAX 10 FPGA IP Core

ID-ja e çipit Intel Stratix 10 FPGA IP Core

• Ky seksion përshkruan bërthamën IP të Chip ID Intel Stratix 10 FPGA.

Përshkrimi funksional

Sinjali data_valid fillon të ulët në gjendjen fillestare ku nuk lexohet asnjë e dhënë nga pajisja. Pas futjes së një pulsi nga lart në të ulët në portën e hyrjes së leximit, Chip ID Intel Stratix 10 FPGA IP lexon ID-në unike të çipit. Pas leximit, thelbi i IP-së pohon sinjalin data_valid për të treguar se vlera unike e ID-së së çipit në portën e daljes është gati për rikthim. Operacioni përsëritet vetëm kur rivendosni bërthamën IP. Porta e daljes chip_id[63:0] mban vlerën e ID-së unike të çipit derisa të rikonfiguroni pajisjen ose të rivendosni bërthamën IP.

Shënim: Nuk mund të simuloni bërthamën IP të Chip ID-së sepse bërthama IP merr përgjigjen në të dhënat e ID-së së çipit nga SDM. Për të vërtetuar këtë bërthamë IP, Intel rekomandon që të kryeni vlerësimin e harduerit.

Portet

Figura 1: ID-ja e çipit Intel Stratix 10 Portat kryesore IP të FPGA

Tabela 2: ID-ja e çipit Intel Stratix 10 FPGA IP Core Ports Përshkrimi

Port	I/O	Madhësia (Bit)	Përshkrimi
kliko	Input	1	Furnizon sinjalin e orës në bllokun e ID-së së çipit. Frekuenca maksimale e mbështetur është e barabartë me orën e sistemit tuaj.
rivendosur	Input	1	Rivendosja sinkrone që rivendos thelbin e IP-së. Për të rivendosur bërthamën IP, vendosni sinjalin e rivendosjes së lartë për të paktën 10 cikle klikim.
të dhëna_vlefshme	Prodhimi	1	Tregon që ID-ja unike e çipit është gati për rikthim. Nëse sinjali është i ulët, bërthama IP është në gjendjen fillestare ose në progres për të ngarkuar të dhënat nga një ID e siguresave. Pasi thelbi IP të konfirmojë sinjalin, të dhënat janë gati për marrje në portën e daljes chip_id[63..0].
chip_id	Prodhimi	64	Tregon ID-në unike të çipit sipas vendndodhjes përkatëse të ID-së së siguresës. Të dhënat janë të vlefshme vetëm pasi thelbi i IP-së pohon sinjalin data_valid. Vlera në ndezjen rivendoset në 0. Porta e daljes chip_id [63:0] mban vlerën e ID-së unike të çipit derisa të rikonfiguroni pajisjen ose të rivendosni bërthamën IP.
i lexuar	Input	1	Sinjali i lexuar përdoret për të lexuar vlerën ID nga pajisja. Sa herë që vlera e sinjalit ndryshon nga 1 në 0, thelbi i IP-së aktivizon funksionin e ID-së së leximit. Duhet ta çoni sinjalin në 0 kur nuk përdoret. Për të nisur funksionimin e ID-së së leximit, drejtojeni sinjalin lart për të paktën 3 cikle ore, më pas tërhiqeni atë të ulët. Bërthama IP fillon të lexojë vlerën e ID-së së çipit.

Hyrja në ID e çipit Intel Stratix 10 FPGA IP përmes Prekjes së Sinjalit

Kur ndërroni sinjalin e lexuar, bërthama IP e ID-së së çipit Intel Stratix 10 FPGA fillon të lexojë ID-në e çipit nga pajisja Intel Stratix 10. Kur ID-ja e çipit është gati, bërthama IP e ID-së së çipit Intel Stratix 10 FPGA pohon sinjalin data_valid dhe përfundon JTAG akses.

Shënim: Lejoni një vonesë të barabartë me tCD2UM pas konfigurimit të plotë të çipit përpara se të përpiqeni të lexoni ID-në unike të çipit. Referojuni fletës përkatëse të të dhënave të pajisjes për vlerën tCD2UM.

Rivendosja e ID-së së Çipit Intel Stratix 10 FPGA IP Core

Për të rivendosur bërthamën IP, duhet të vendosni sinjalin e rivendosjes për të paktën dhjetë cikle ore.

Shënim

1. Për pajisjet Intel Stratix 10, mos e rivendosni bërthamën IP të paktën deri në tCD2UM pas inicializimit të plotë të çipit. Referojuni fletës përkatëse të të dhënave të pajisjes për vlerën tCD2UM.
2. Për udhëzimet e instancimit të bazës së IP-së, duhet t'i referoheni seksionit të rikthimit të lëshimit të IP-së së Intel Stratix 10 në Udhëzuesin e Përdoruesit të konfigurimit të Intel Stratix 10.

Informacione të Përafërta

Udhëzuesi i përdoruesit për konfigurimin e Intel Stratix 10

• Ofron më shumë informacion rreth Intel Stratix 10 Reset Release IP.

ID-ja e çipit Bërthamat IP të Intel FPGA

Ky seksion përshkruan bërthamat e mëposhtme të IP-së

• ID unike e çipit Intel Arria 10 FPGA bërthama IP
• Identifikimi unik i çipit Intel Cyclone 10 GX FPGA bërthama IP
• Identifikimi i çipit unik bërthama IP e Intel FPGA

Përshkrimi funksional

Sinjali data_valid fillon të ulët në gjendjen fillestare ku nuk lexohet asnjë e dhënë nga pajisja. Pas futjes së një sinjali të orës në portin e hyrjes clkin, bërthama IP e Intel FPGA ID e çipit lexon ID-në unike të çipit. Pas leximit, thelbi i IP-së pohon sinjalin data_valid për të treguar se vlera unike e ID-së së çipit në portën e daljes është gati për rikthim. Operacioni përsëritet vetëm kur rivendosni bërthamën IP. Porta e daljes chip_id[63:0] mban vlerën e ID-së unike të çipit derisa të rikonfiguroni pajisjen ose të rivendosni bërthamën IP.

Shënim: Bërthama IP e Intel Chip ID nuk ka model simulimi files. Për të vërtetuar këtë bërthamë IP, Intel rekomandon që të kryeni vlerësimin e harduerit.

Figura 2: ID-ja e çipit Portat kryesore IP të Intel FPGA

Tabela 3: ID-ja e çipit Intel FPGA IP Core Ports Përshkrimi

Port	I/O	Madhësia (Bit)	Përshkrimi
kliko	Input	1	Furnizon sinjalin e orës në bllokun e ID-së së çipit. Frekuencat maksimale të mbështetura janë si më poshtë: • Për Intel Arria 10 dhe Intel Cyclone 10 GX: 30 MHz. • Për Intel MAX 10, Stratix V, Arria V dhe Cyclone V: 100 MHz.
rivendosur	Input	1	Rivendosja sinkrone që rivendos thelbin e IP-së. Për të rivendosur bërthamën IP, vendosni sinjalin e rivendosjes së lartë për të paktën 10 cikle clkin (1). Porta e daljes chip_id [63:0] mban vlerën e ID-së unike të çipit derisa të rikonfiguroni pajisjen ose të rivendosni bërthamën IP.
të dhëna_vlefshme	Prodhimi	1	Tregon që ID-ja unike e çipit është gati për rikthim. Nëse sinjali është i ulët, bërthama IP është në gjendjen fillestare ose në progres për të ngarkuar të dhënat nga një ID e siguresave. Pasi thelbi IP të konfirmojë sinjalin, të dhënat janë gati për marrje në portën e daljes chip_id[63..0].
chip_id	Prodhimi	64	Tregon ID-në unike të çipit sipas vendndodhjes përkatëse të ID-së së siguresës. Të dhënat janë të vlefshme vetëm pasi thelbi i IP-së pohon sinjalin data_valid. Vlera në ndezjen rivendoset në 0.

Qasja në ID unike të çipit Intel Arria 10 FPGA IP dhe Unique Chip ID Intel Cyclone 10 GX FPGA IP përmes Prekjes së Sinjalit

Shënim: ID-ja e çipit Intel Arria 10 dhe Intel Cyclone 10 GX është e paarritshme nëse keni sisteme të tjera ose bërthama IP që aksesojnë JTAG njëkohësisht. Për shembullample, analizuesin logjik Signal Tap II, Paketën e Veglave të Transmetuesit, sinjalet ose sondat brenda sistemit dhe bërthamën IP të Kontrolluesit SmartVID.

Kur ndërroni sinjalin e rivendosjes, bërthamat IP të IP-së Unique Chip Intel Arria 10 FPGA dhe Unique Chip ID Intel Cyclone 10 GX FPGA fillojnë të lexojnë ID-në e çipit nga pajisja Intel Arria 10 ose Intel Cyclone 10 GX. Kur ID-ja e çipit është gati, bërthamat e IP-së Unique Chip ID Intel Arria 10 FPGA dhe Unique Chip ID Intel Cyclone 10 GX FPGA vendosin sinjalin data_valid dhe përfundon JTAG akses.

Shënim: Lejoni një vonesë të barabartë me tCD2UM pas konfigurimit të plotë të çipit përpara se të përpiqeni të lexoni ID-në unike të çipit. Referojuni fletës përkatëse të të dhënave të pajisjes për vlerën tCD2UM.

Rivendosja e Chip ID Core IP Intel FPGA

Për të rivendosur bërthamën IP, duhet të vendosni sinjalin e rivendosjes për të paktën dhjetë cikle ore. Pasi të hiqni dorë nga sinjali i rivendosjes, bërthama IP rilexon ID-në unike të çipit nga blloku i ID-së së siguresave. Bërthama IP pohon sinjalin data_valid pas përfundimit të operacionit.

Shënim: Për pajisjet Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V dhe Cyclone V, mos e rivendosni bërthamën IP deri të paktën tCD2UM pas inicializimit të plotë të çipit. Referojuni fletës përkatëse të të dhënave të pajisjes për vlerën tCD2UM.

Identifikimi i çipit Intel FPGA IP Cores Udhëzuesi i përdoruesit Arkivat

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

Versioni Core IP	Udhëzues përdorimi
18.1	Udhëzuesi i përdoruesit për ID-në e çipit Intel FPGA IP Cores
18.0	Udhëzuesi i përdoruesit për ID-në e çipit Intel FPGA IP Cores

Historia e rishikimit të dokumentit për Chip ID Cores IP Intel FPGA

Versioni i dokumentit	Intel Quartus® Versioni kryesor	Ndryshimet
2022.09.26	20.3	U hoq Praktikat më të mira të menaxhimit të projektit lidhje. Përditësuar Përshkrimi funksional në Chip ID Intel Stratix 10 FPGA IP Core. Përditësuar Përshkrimi funksional në Chip ID Cores IP Intel FPGA.
2020.10.05	20.3	Përditësuar përshkrimin e clkin dhe resetports në tabelë: ID-ja e çipit Intel FPGA IP Core Ports Përshkrimi për të përfshirë detajet e Intel MAX 10. Përditësuar Rivendosja e Chip ID Core IP Intel FPGA seksion për të përfshirë mbështetjen për pajisjen Intel MAX 10.
2019.05.17	19.1	Përditësuar Rivendosja e ID-së së Çipit Intel Stratix 10 FPGA IP Core temë për të shtuar një shënim të dytë në lidhje me udhëzimet e instancimit bazë IP.
2019.02.19	18.1	Mbështetje e shtuar për pajisjet Intel MAX 10 në Bërthamat IP dhe pajisjet e mbështetura tabela.
2018.12.24	18.1	Shtuar Identifikimi i çipit Intel FPGA IP Cores Udhëzuesi i përdoruesit Arkivat seksioni.  U ristrukturua dokumenti për të dhënë më shumë detaje mbi pajisjet e mbështetura përkatëse.
2018.06.08	18.0	Përditësuar përshkrimin e portit të lexuar. Përditësuar përshkrimin e portit të rivendosur.
2018.05.07	18.0	U shtua porta e gatishmërisë për bërthamën IP të IP të Chip ID Intel Stratix 10 FPGA.

 

Data	Versioni	Ndryshimet
dhjetor 2017	2017.12.11	Titulli i dokumentit të përditësuar nga Udhëzues përdoruesi i IP Core i ID-së Unique të Çipit Altera. Shtuar Mbështetja e pajisjes seksioni.  Informacion i kombinuar dhe i shtuar nga Altera Arria 10 Unique Chip ID Core IP Guide dhe Stratix 10 Udhëzues i përdoruesit Unique Chip Core IP ID. Riemërtuar në Intel. Përditësuar Përshkrimi funksional. U shtua mbështetje për pajisjen Intel Cyclone 10 GX.
maj 2016	2016.05.02	U hoq informacioni standard i bazës së IP-së dhe u shtua lidhja në manualin Quartus Prime. Shënim i përditësuar në lidhje me mbështetjen e pajisjes Arria 10.
Shtator, 2014	2014.09.02	• Titulli i dokumentit i përditësuar për të pasqyruar emrin e ri të bërthamës IP të "Altera Unique Chip ID".

Data	Versioni	Ndryshimet
gusht, 2014	2014.08.18	Hapat e përditësuar të parametrizimit për redaktuesin e parametrave të vjetër. Shënim i shtuar se kjo bërthamë IP nuk mbështet dizajnet Arria 10.
Qershor, 2014	2014.06.30	Zëvendësoi informacionin e MegaWizard Plug-In Manager me Katalogun IP. U shtua informacion standard në lidhje me përmirësimin e bërthamave IP. U shtua informacion standard i instalimit dhe licencimit. Informacioni i vjetëruar i nivelit të mbështetjes së pajisjes u hoq. Mbështetja e pajisjes bazë IP është tani e disponueshme në Katalogun IP dhe redaktuesin e parametrave.
Shtator, 2013	2013.09.20	Përditësuar për të riformuluar "Përvetësimi i ID-së së çipit të një pajisjeje FPGA" në "Përvetësimi i ID-së unike të çipit të një pajisjeje FPGA"
maj, 2013	1.0	Lëshimi fillestar.

Dërgo koment

Dokumentet / Burimet

Intel Chip ID FPGA Bërthamat IP [pdfUdhëzuesi i përdoruesit ID-ja e çipit Bërthamat IP FPGA, ID-ja e çipit, Bërthamat IP FPGA, Bërthamat IP

Referencat

• Manuali i Përdoruesit