Intel Chip-ID FPGA IP-kernen

Elke ondersteunde Intel® FPGA heeft een unieke 64-bit chip-ID. Chip-ID Met Intel FPGA IP-cores kunt u deze chip-ID uitlezen voor apparaatidentificatie.

Gerelateerde informatie

• Inleiding tot Intel FPGA IP-kernen
  • Biedt algemene informatie over alle Intel FPGA IP-cores, inclusief het parametriseren, genereren, upgraden en simuleren van IP-cores.
• Een installatiescript voor de gecombineerde simulator genereren
  • Maak simulatiescripts waarvoor geen handmatige updates voor software- of IP-versie-upgrades nodig zijn.

Apparaatondersteuning

IP-kernen	Ondersteunde apparaten
Chip-ID Intel Stratix® 10 FPGA IP-kern	Intel Stratix 10
Unieke chip-ID Intel Arria® 10 FPGA IP-kern	Intel Arria 10
Unieke chip-ID Intel Cyclone® 10 GX FPGA IP-kern	Intel Cycloon 10 GX
Unieke chip-ID Intel MAX® 10 FPGA IP	IntelMAX10
Unieke chip-ID Intel FPGA IP-kern	Stratix V Arria V Cycloon V

Gerelateerde informatie

• Unieke chip-ID Intel MAX 10 FPGA IP Core

Chip-ID Intel Stratix 10 FPGA IP Core

• In dit gedeelte wordt de chip-ID Intel Stratix 10 FPGA IP-kern beschreven.

Functionele beschrijving

Het data_valid-signaal begint laag in de begintoestand waarin geen gegevens van het apparaat worden gelezen. Nadat een hoog-naar-laag-puls naar de readid-ingang is gestuurd, leest de Chip ID Intel Stratix 10 FPGA IP de unieke chip-ID. Na het lezen geeft de IP-kern het data_valid-signaal door om aan te geven dat de unieke chip-ID-waarde bij de uitgangspoort klaar is om te worden opgehaald. De bewerking wordt alleen herhaald wanneer u de IP-kern opnieuw instelt. De uitgangspoort chip_id[63:0] bevat de waarde van de unieke chip-ID totdat u het apparaat opnieuw configureert of de IP-kern opnieuw instelt.

Opmerking: U kunt de Chip ID IP-kern niet simuleren omdat de IP-kern het antwoord op chip-ID-gegevens ontvangt van SDM. Om deze IP-kern te valideren, raadt Intel u aan een hardware-evaluatie uit te voeren.

Havens

Figuur 1: Chip-ID Intel Stratix 10 FPGA IP Core-poorten

Tabel 2: Chip-ID Intel Stratix 10 FPGA IP Core-poorten Beschrijving

Haven	IO	Grootte (beetje)	Beschrijving
klin	Invoer	1	Voert het kloksignaal naar het chip-ID-blok. De maximaal ondersteunde frequentie is gelijk aan uw systeemklok.
opnieuw instellen	Invoer	1	Synchrone reset die de IP-kern reset. Om de IP-kern te resetten, moet u het resetsignaal gedurende minimaal 10 clkin-cycli hoog laten gelden.
gegevens_geldig	Uitvoer	1	Geeft aan dat de unieke chip-ID klaar is om te worden opgehaald. Als het signaal laag is, bevindt de IP-kern zich in de beginstatus of is bezig met het laden van gegevens van een zekering-ID. Nadat de IP-kern het signaal heeft bevestigd, zijn de gegevens klaar om te worden opgehaald bij de chip_id[63..0]-uitgangspoort.
chip_id	Uitvoer	64	Geeft de unieke chip-ID aan volgens de respectievelijke zekering-ID-locatie. De gegevens zijn pas geldig nadat de IP-kern het signaal data_valid heeft afgegeven. De waarde bij het opstarten wordt gereset naar 0. De chip_id [63:0]uitvoerpoort bevat de waarde van de unieke chip-ID totdat u het apparaat opnieuw configureert of de IP-kern opnieuw instelt.
klaar	Invoer	1	Het readid-signaal wordt gebruikt om de ID-waarde van het apparaat te lezen. Elke keer dat het signaal van waarde verandert van 1 naar 0, activeert de IP-kern de lees-ID-bewerking. U moet het signaal naar 0 sturen als het niet wordt gebruikt. Om de lees-ID-bewerking te starten, zet u het signaal minimaal 3 klokcycli hoog en trekt u het vervolgens laag. De IP-kern begint de waarde van de chip-ID te lezen.

Toegang tot chip-ID Intel Stratix 10 FPGA IP via Signal Tap

Wanneer u het readid-signaal in- of uitschakelt, begint de Chip ID Intel Stratix 10 FPGA IP-kern de chip-ID van het Intel Stratix 10-apparaat te lezen. Wanneer de chip-ID gereed is, bevestigt de Chip ID Intel Stratix 10 FPGA IP-kern het data_valid-signaal en beëindigt de JTAG toegang.

Opmerking: Sta een vertraging toe die gelijk is aan tCD2UM na volledige chipconfiguratie voordat u probeert de unieke chip-ID te lezen. Raadpleeg het betreffende gegevensblad van het apparaat voor de tCD2UM-waarde.

De chip-ID Intel Stratix 10 FPGA IP Core opnieuw instellen

Om de IP-kern te resetten, moet u het resetsignaal gedurende minimaal tien klokcycli activeren.

Opmerking

1. Voor Intel Stratix 10-apparaten: reset de IP-kern pas ten minste tCD2UM na volledige chipinitialisatie. Raadpleeg het betreffende gegevensblad van het apparaat voor de tCD2UM-waarde.
2. Voor richtlijnen voor het instantiëren van IP-kernen raadpleegt u het gedeelte Intel Stratix 10 Reset Release IP in de Intel Stratix 10-configuratiegebruikershandleiding.

Gerelateerde informatie

Gebruikershandleiding voor Intel Stratix 10-configuratie

• Biedt meer informatie over Intel Stratix 10 Reset Release IP.

Chip-ID Intel FPGA IP-kernen

In dit gedeelte worden de volgende IP-kernen beschreven

• Unieke chip-ID Intel Arria 10 FPGA IP-kern
• Unieke chip-ID Intel Cyclone 10 GX FPGA IP-kern
• Unieke chip-ID Intel FPGA IP-kern

Functionele beschrijving

Het data_valid-signaal begint laag in de begintoestand waarin geen gegevens van het apparaat worden gelezen. Nadat een kloksignaal naar de CLIN-ingangspoort is gestuurd, leest de Chip ID Intel FPGA IP core de unieke chip ID. Na het lezen geeft de IP-kern het data_valid-signaal door om aan te geven dat de unieke chip-ID-waarde bij de uitgangspoort klaar is om te worden opgehaald. De bewerking wordt alleen herhaald wanneer u de IP-kern opnieuw instelt. De uitgangspoort chip_id[63:0] bevat de waarde van de unieke chip-ID totdat u het apparaat opnieuw configureert of de IP-kern opnieuw instelt.

Opmerking: De Intel Chip ID IP-kern heeft geen simulatiemodel fileS. Om deze IP-kern te valideren, raadt Intel u aan een hardware-evaluatie uit te voeren.

Figuur 2: Chip-ID Intel FPGA IP Core-poorten

Tabel 3: Chip-ID Intel FPGA IP Core Poorten Beschrijving

Haven	IO	Grootte (beetje)	Beschrijving
klin	Invoer	1	Voert het kloksignaal naar het chip-ID-blok. De maximaal ondersteunde frequenties zijn als volgt: • Voor Intel Arria 10 en Intel Cyclone 10 GX: 30 MHz. • Voor Intel MAX 10, Stratix V, Arria V en Cyclone V: 100 MHz.
opnieuw instellen	Invoer	1	Synchrone reset die de IP-kern reset. Om de IP-kern te resetten, moet u het resetsignaal gedurende minimaal 10 clkin-cycli (1) hoog houden. De chip_id [63:0]uitvoerpoort bevat de waarde van de unieke chip-ID totdat u het apparaat opnieuw configureert of de IP-kern opnieuw instelt.
gegevens_geldig	Uitvoer	1	Geeft aan dat de unieke chip-ID klaar is om te worden opgehaald. Als het signaal laag is, bevindt de IP-kern zich in de beginstatus of is bezig met het laden van gegevens van een zekering-ID. Nadat de IP-kern het signaal heeft bevestigd, zijn de gegevens klaar om te worden opgehaald bij de chip_id[63..0]-uitgangspoort.
chip_id	Uitvoer	64	Geeft de unieke chip-ID aan volgens de respectievelijke zekering-ID-locatie. De gegevens zijn pas geldig nadat de IP-kern het signaal data_valid heeft afgegeven. De waarde bij het opstarten wordt gereset naar 0.

Toegang tot unieke chip-ID Intel Arria 10 FPGA IP en unieke chip-ID Intel Cyclone 10 GX FPGA IP via Signal Tap

Opmerking: De Intel Arria 10- en Intel Cyclone 10 GX-chip-ID is niet toegankelijk als andere systemen of IP-kernen toegang hebben tot de JTAG tegelijkertijd. Voor bijvample, de Signal Tap II Logic Analyzer, Transceiver Toolkit, signalen of sondes in het systeem en de SmartVID Controller IP-kern.

Wanneer u het resetsignaal in- of uitschakelt, beginnen de unieke chip-ID Intel Arria 10 FPGA IP en de unieke chip-ID Intel Cyclone 10 GX FPGA IP-cores de chip-ID van het Intel Arria 10- of Intel Cyclone 10 GX-apparaat te lezen. Wanneer de chip-ID gereed is, zorgen de unieke chip-ID Intel Arria 10 FPGA IP en de unieke chip-ID Intel Cyclone 10 GX FPGA IP-kernen voor het data_valid-signaal en beëindigen de JTAG toegang.

Opmerking: Sta een vertraging toe die gelijk is aan tCD2UM na volledige chipconfiguratie voordat u probeert de unieke chip-ID te lezen. Raadpleeg het betreffende gegevensblad van het apparaat voor de tCD2UM-waarde.

De chip-ID Intel FPGA IP Core opnieuw instellen

Om de IP-kern te resetten, moet u het resetsignaal gedurende minimaal tien klokcycli activeren. Nadat u het resetsignaal heeft gedeactiveerd, leest de IP-kern de unieke chip-ID uit het zekering-ID-blok opnieuw. De IP-kern bevestigt het data_valid-signaal na voltooiing van de bewerking.

Opmerking: Voor Intel Arria 10-, Intel Cyclone 10 GX-, Intel MAX 10-, Stratix V-, Arria V- en Cyclone V-apparaten: reset de IP-kern pas ten minste tCD2UM na volledige chipinitialisatie. Raadpleeg het betreffende gegevensblad van het apparaat voor de tCD2UM-waarde.

Chip-ID Intel FPGA IP Cores Gebruikershandleiding Archief

Als er geen IP-kernversie wordt vermeld, is de gebruikershandleiding voor de vorige IP-kernversie van toepassing.

IP Core-versie	Gebruikershandleiding
18.1	Chip-ID Intel FPGA IP Cores Gebruikershandleiding
18.0	Chip-ID Intel FPGA IP Cores Gebruikershandleiding

Documentrevisiegeschiedenis voor de Chip ID Intel FPGA IP Cores Gebruikershandleiding

Documentversie	Intel Quartus® Prime-versie	Wijzigingen
2022.09.26	20.3	VERWIJDERD Best practices voor projectbeheer link. Bijgewerkt Functionele beschrijving in Chip-ID Intel Stratix 10 FPGA IP Core. Bijgewerkt Functionele beschrijving in Chip-ID Intel FPGA IP-kernen.
2020.10.05	20.3	De beschrijving van de clkin en resetports in de tabel bijgewerkt: Chip-ID Intel FPGA IP Core Poorten Beschrijving om Intel MAX 10-details op te nemen. Bijgewerkt de De chip-ID Intel FPGA IP Core opnieuw instellen sectie om ondersteuning voor het Intel MAX 10-apparaat op te nemen.
2019.05.17	19.1	Bijgewerkt de De chip-ID Intel Stratix 10 FPGA IP Core opnieuw instellen onderwerp om een ​​tweede opmerking toe te voegen met betrekking tot de richtlijnen voor het instantiëren van IP-kernen.
2019.02.19	18.1	Ondersteuning toegevoegd voor de Intel MAX 10-apparaten in de IP-kernen en de ondersteunde apparaten tafel.
2018.12.24	18.1	Toegevoegd Chip-ID Intel FPGA IP Cores Gebruikershandleiding Archief sectie.  Het document is geherstructureerd om meer details te geven over de respectieve ondersteunde apparaten.
2018.06.08	18.0	De readid-poortbeschrijving bijgewerkt. De beschrijving van de resetpoort bijgewerkt.
2018.05.07	18.0	Readid-poort toegevoegd voor chip-ID Intel Stratix 10 FPGA IP IP-kern.

 

Datum	Versie	Wijzigingen
December 2017	2017.12.11	Bijgewerkte documenttitel van Altera Unieke Chip ID IP Core Gebruikershandleiding. Toegevoegd Apparaatondersteuning sectie.  Gecombineerde en toegevoegde informatie uit Altera Arria 10 Unieke chip-ID IP Core-gebruikershandleiding En Stratix 10 Unieke chip-ID IP Core-gebruikershandleiding. Omgedoopt tot Intel. Bijgewerkt Functionele beschrijving. Ondersteuning voor Intel Cyclone 10 GX-apparaten toegevoegd.
Mei 2016	2016.05.02	Standaard IP-kerninformatie verwijderd en link naar Quartus Prime-handboek toegevoegd. Bijgewerkte opmerking over Arria 10-apparaatondersteuning.
2014 september	2014.09.02	• Bijgewerkte documenttitel om de nieuwe naam van de “Altera Unique Chip ID” IP-kern weer te geven.

Datum	Versie	Wijzigingen
Augustus 2014	2014.08.18	Bijgewerkte parameterisatiestappen voor de verouderde parametereditor. Merk op dat deze IP-kern geen Arria 10-ontwerpen ondersteunt.
Juni 2014	2014.06.30	MegaWizard Plug-In Manager-informatie vervangen door IP Catalog. Standaardinformatie toegevoegd over het upgraden van IP-kernen. Standaard installatie- en licentie-informatie toegevoegd. Verouderde informatie over het ondersteuningsniveau voor apparaten verwijderd. Ondersteuning voor IP-kernapparaten is nu beschikbaar in IP Catalog en parametereditor.
2013 september	2013.09.20	Bijgewerkt om de formulering van “Het verkrijgen van de chip-ID van een FPGA-apparaat” te herformuleren naar “Het verkrijgen van de unieke chip-ID van een FPGA-apparaat”
Mei 2013	1.0	Eerste release.

Feedback verzenden

Documenten / Bronnen

Intel Chip-ID FPGA IP-kernen [pdf] Gebruikershandleiding Chip-ID FPGA IP-kernen, Chip-ID, FPGA IP-kernen, IP-kernen

Referenties

• Gebruiksaanwijzing