intel HDMI PHY FPGA IP-ontwerp Bijvampde Gebruikershandleiding
HDMI PHY-ontwerp Bijvample Snelstartgids voor Intel® Arria® 10-apparaten
Het HDMI PHY Intel® FPGA IP-ontwerp exampbestand voor Intel Arria® 10-apparaten beschikt over een HDMI 2.0 RX-TX-hertransmissieontwerp dat compilatie en hardwaretests ondersteunt.
Wanneer u een ontwerp genereert, bijvample, maakt de parametereditor automatisch het fileHet is nodig om het ontwerp in hardware te simuleren, compileren en testen.
Figuur 1. Ontwikkelingsstappen
Gerelateerde informatie
HDMI PHY Intel FPGA IP-gebruikershandleiding
Het ontwerp genereren
Gebruik de HDMI PHY Intel FPGA IP-parametereditor in de Intel Quartus® Prime-software om het ontwerp te genereren, bijvamples.
Figuur 2. De ontwerpstroom genereren
- Maak een project dat zich richt op de Intel Arria 10-apparaatfamilie en selecteer het gewenste apparaat.
- Zoek in de IP-catalogus Interfaceprotocollen ➤ Audio en video ➤ HDMI TX PHY Intel FPGA IP (of HDMI RX PHY Intel FPGA IP) en dubbelklik erop. Het venster Nieuwe IP-variant of Nieuwe IP-variatie verschijnt.
- Geef een naam op het hoogste niveau op voor uw aangepaste IP-variant. De parametereditor slaat de IP-variatie-instellingen op in een file met de naam .ip of .qsys.
- Klik OK. De parametereditor verschijnt.
Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel
Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en diensten. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van enige informatie, product of dienst die hierin wordt beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd de nieuwste versie van de apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen.
Andere namen en merken kunnen als eigendom van anderen worden opgeëist. - Op het ontwerp Exampop het tabblad Arria 10 HDMI RX-TX Retransmit.
- Selecteer Simulatie om de testbench te genereren en selecteer Synthese om bijvoorbeeld het hardwareontwerp te genererenampik.
U moet ten minste één van deze opties selecteren om het ontwerp te genererenample files.
Als u beide selecteert, is de generatietijd langer. - Voor genereren File Formatteer, selecteer Verilog of VHDL.
- Voor Target Development Kit selecteert u Intel Arria 10 GX FPGA Development
Kit. Als u een ontwikkelingskit selecteert, verandert het doelapparaat zodat het overeenkomt met het apparaat op het doelbord. Voor de Intel Arria 10 GX FPGA Development Kit is het standaardapparaat 10AX115S2F4I1SG. - Klik op Genereer Example Ontwerp.
Het ontwerp samenstellen en testen
Een demonstratietest compileren en uitvoeren op de hardware-example ontwerp, volg deze stappen:
- Zorg ervoor dat hardware exampDe ontwerpgeneratie is voltooid.
- Start de Intel Quartus Prime-software en open het .qpf file: /quartus/a10_hdmi2_demo.qpf
- Klik op Verwerken ➤ Compilatie starten.
- Na succesvolle compilatie, een .sof file wordt gegenereerd in de quartus/output_files-map.
- Sluit Bitec HDMI 2.0 FMC-dochterkaart Rev 11 aan op de ingebouwde FMC-poort B (J2).
- Sluit TX (P1) van de Bitec FMC-dochterkaart aan op een externe videobron.
- Sluit RX (P2) van de Bitec FMC-dochterkaart aan op een externe video-sink of video-analyzer.
- Zorg ervoor dat alle schakelaars op het ontwikkelbord in de standaardpositie staan.
- Configureer het geselecteerde Intel Arria 10-apparaat op het ontwikkelbord met behulp van de gegenereerde .sof file (Extra ➤ Programmeur).
- De analysator moet de video weergeven die door de bron is gegenereerd. Het samenstellen en testen van het ontwerp
Gerelateerde informatie
Intel Arria 10 FPGA Development Kit-gebruikershandleiding
HDMI PHY Intel FPGA IP-ontwerp Example Parameters
Tabel 1. HDMI PHY Intel FPGA IP-ontwerp Bijvample Parameters voor Intel Arria 10
Apparaten
Deze opties zijn alleen beschikbaar voor Intel Arria 10-apparaten.
| Parameter | Waarde | Beschrijving |
| Beschikbaar ontwerp Vbample | ||
| Selecteer Ontwerp | Arria 10 HDMI RX-TX opnieuw verzonden | Selecteer het ontwerp bijvampbestand dat moet worden gegenereerd. |
| Ontwerp Example Files | ||
| Simulatie | Aan, uit | Schakel deze optie in om de benodigde bestanden te genereren files voor de simulatietestbank. |
| Synthese | Aan, uit | Schakel deze optie in om de benodigde bestanden te genereren files voor Intel Quartus Prime-compilatie en hardwaredemonstratie. |
| Gegenereerd HDL-formaat | ||
| Genereren File Formaat | Verilog, VHDL | Selecteer het gewenste HDL-formaat voor het gegenereerde ontwerp, bijvample fileset.
Opmerking: Deze optie bepaalt alleen het formaat voor het gegenereerde topniveau-IP fileS. Alle andere files (bijvample testbanken en topniveau files voor hardwaredemonstratie) zijn in Verilog HDL-indeling. |
| Doelontwikkelingskit | ||
| Selecteer bord | Geen ontwikkelingskit, | Selecteer het bord voor het beoogde ontwerp, bijvampik. |
| Arria 10 GX FPGA-ontwikkelingskit,
Aangepaste ontwikkelingskit |
|
|
|
||
| Doelapparaat | ||
| Doelapparaat wijzigen | Aan, uit | Schakel deze optie in en selecteer de gewenste apparaatvariant voor de ontwikkelkit. |
HDMI 2.0 PHY-ontwerp Bijvample
Het HDMI PHY Intel FPGA IP-ontwerp example demonstreert één HDMI-instance parallelle loopback bestaande uit drie RX-kanalen en vier TX-kanalen, werkend met datasnelheden tot 6 Gbps.
Het gegenereerde HDMI PHY Intel FPGA IP-ontwerp example is hetzelfde als het ontwerp exampbestand gegenereerd in de HDMI Intel FPGA IP-kern. Echter, dit ontwerp example gebruikt de nieuwe TX PHY-, RX PHY- en PHY-arbiter in plaats van aangepaste RTL in het HDMI Intel FPGA IP-kernontwerp exampik.
Afbeelding 3. HDMI 2.0 PHY-ontwerp bijvample
| Module | Beschrijving |
| RX PHY | De RX PHY herstelt seriële HDMI-gegevens en stuurt deze in parallel formaat naar de HDMI RX-kern op de herstelde klokdomeinen (rx_clk[2:0]). De gegevens worden gedecodeerd in video |
| Module | Beschrijving |
| gegevens die via AXI4-stream video moeten worden uitgevoerd. De RX PHY stuurt via de PHY-interface ook vid_clk- en ls_clk-signalen naar de HDMI RX-kern. | |
| HDMI TX-kern | De HDMI TX-kern ontvangt AXI4-stream videogegevens en codeert deze in parallelle gegevens in HDMI-formaat. De HDMI TX-kern stuurt deze gegevens naar de TX PHY. |
| HDMI RX-kern | Het IP ontvangt de seriële gegevens van de RX PHY en voert gegevensuitlijning, kanaalscheefstand, TMDS-decodering, hulpgegevensdecodering, videogegevensdecodering, audiogegevensdecodering en decodering uit. |
| TX PHY | Ontvangt en serialiseert de parallelle gegevens van de HDMI TX-kern en voert HDMI TMDS-streams uit. De TX PHY produceert tx_clk voor de HDMI TX-kern. De TX PHY genereert ook vid_clk en ls_clk en stuurt deze signalen via de PHY-interface naar de HDMI TX-kern. |
| IOPLL | Genereert 300 MHz AXI seriële streamklok voor de AXI4-streaminterface. |
| I2C-meester | Voor het configureren van de verschillende PCB-componenten. |
Hardware- en softwarevereisten
Intel gebruikt de volgende hardware en software om het ontwerp te testen, bijvampik.
Hardware
- Intel Arria 10 GX FPGA-ontwikkelingskit
- HDMI-bron (grafische processoreenheid (GPU)
- HDMI-gootsteen (monitor)
- Bitec HDMI FMC 2.0 dochterkaart (Revisie 11)
- HDMI-kabels
Software
- Intel Quartus Prime Pro Edition (voor hardwaretests)
- ModelSim* – Intel FPGA-editie, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (alleen Verilog HDL)/VCS MX of Xcelium* Parallelle simulator
Directory Structuur
De mappen bevatten de gegenereerde file voor het HDMI Intel FPGA IP-ontwerp exampik.
Figuur 4. Directorystructuur voor de Design Example
Herconfiguratievolgordestroom
Figuur 5. Sequentiestroom voor herconfiguratie met meerdere snelheden
De figuur illustreert de herconfiguratiesequentie met meerdere snelheden van de controller wanneer deze invoergegevensstroom en referentieklokfrequentie ontvangt, of wanneer de zendontvanger ontgrendeld is.
Interfacesignalen
In de tabellen worden de signalen vermeld voor het HDMI PHY Intel FPGA IP-ontwerp, bijvampik.
Tabel 3. Signalen op het hoogste niveau
| Signaal | Richting | Breedte | Beschrijving |
| Ingebouwd oscillatorsignaal | |||
| clk_fpga_b3_p | Invoer | 1 | 100 MHz vrijlopende klok voor kernreferentieklok |
| refclk_fmcb_p | Invoer | 1 | Referentieklok met vaste snelheid voor kalibratie van de zendontvanger bij het opstarten. Het is standaard 625 MHz, maar kan elke frequentie hebben |
| Gebruikersdrukknoppen en LED's | |||
| cpu_resetn | Invoer | 1 | Globale reset |
| gebruiker_led_g | Uitvoer | 2 | Groen LED-display |
| HDMI FMC-dochterkaart pinnen op FMC-poort B | |||
| fmcb_gbtclk_m2c_p_0 | Invoer | 1 | HDMI RX TMDS-klok |
| fmcb_dp_m2c_p | Invoer | 3 | HDMI RX rode, groene en blauwe datakanalen
• Bitec dochterkaart revisie 11 — [0]: RX TMDS-kanaal 1 (groen) — [1]: RX TMDS-kanaal 2 (rood) — [2]: RX TMDS-kanaal 0 (blauw) |
| fmcb_dp_c2m_p | Uitvoer | 4 | HDMI TX-klok, rode, groene en blauwe datakanalen
• Bitec dochterkaart revisie 11 — [0]: TX TMDS-kanaal 2 (rood) — [1]: TX TMDS-kanaal 1 (groen) — [2]: TX TMDS-kanaal 0 (blauw) — [3]: TX TMDS-klokkanaal |
| fmcb_la_rx_p_9 | Invoer | 1 | HDMI RX +5V stroomdetectie |
| fmcb_la_rx_p_8 | Invoer | 1 | HDMI RX hot-plug-detectie |
| fmcb_la_rx_n_8 | Invoer | 1 | HDMI RX I2C SDA voor DDC en SCDC |
| fmcb_la_tx_p_10 | Invoer | 1 | HDMI RX I2C SCL voor DDC en SCDC |
| fmcb_la_tx_p_12 | Invoer | 1 | HDMI TX hot-plug-detectie |
| fmcb_la_tx_n_12 | Invoer | 1 | HDMI I2C SDA voor DDC en SCDC |
| fmcb_la_rx_p_10 | Invoer | 1 | HDMI I2C SCL voor DDC en SCDC |
| fmcb_la_tx_p_11 | Invoer | 1 | HDMI I2C SDA voor herstuurprogrammacontrole |
| fmcb_la_rx_n_9 | Invoer | 1 | HDMI I2C SCL voor controle over opnieuw stuurprogramma |
Klokschema
Het volgende is het klokschema van het HDMI PHY Intel FPGA IP-ontwerp, bijvampon:
- clk_fpga_b3_p is een klok met een vaste snelheid van 100 MHz voor het uitvoeren van de NIOS-processor en besturingsfuncties. Als de opgegeven frequentie correct is, schakelt de user_led_g[1] elke seconde om.
- refclk_fmcb_p is een referentieklok met vaste snelheid voor het opstarten van de zendontvangers. Het is standaard 625 MHz, maar kan elke frequentie hebben.
- fmcb_gbtclk_m2c_p_0 is de TMDS-klok voor HDMI RX. Deze klok wordt ook gebruikt om de HDMI TX-transceivers aan te sturen. Als de geleverde frequentie 148.5 MHz is, schakelt de user_led_g[0] elke seconde om.
Hardware-installatie
Het HDMI PHY Intel FPGA IP-ontwerp exampbestand is geschikt voor HDMI 2.0b en voert een doorlusdemonstratie uit voor een standaard HDMI-videostream.
Om de hardwaretest uit te voeren, sluit u een HDMI-apparaat, zoals een grafische kaart met HDMI-interface, aan op de HDMI RX-connector op de Bitec HDMI 2.0-dochterkaart, die de gegevens naar het transceiver RX-blok en HDMI RX routeert.
- De HDMI-sink decodeert de poort in een standaard videostream en stuurt deze naar de klokherstelkern.
- De HDMI RX-kern decodeert de video-, hulp- en audiogegevens die via de AXI4-streaminterface naar de HDMI TX-kern moeten worden teruggestuurd.
- De HDMI-bronpoort van de FMC-dochterkaart verzendt het beeld naar een monitor.
- Druk één keer op de cpu_resetn-knop om het systeem opnieuw in te stellen.
Opmerking: Als u een ander Intel FPGA-ontwikkelbord wilt gebruiken, moet u de apparaattoewijzingen en de pintoewijzingen wijzigen. De analoge instelling van de transceiver is getest voor de Intel Arria 10 FPGA-ontwikkelkit en Bitec HDMI 2.0-dochterkaart. U kunt de instellingen voor uw eigen bord wijzigen.
Documentrevisiegeschiedenis voor de HDMI PHY Intel
FPGA IP Ontwerp Bijvampde Gebruikershandleiding
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| 2022.07.20 | 22.2 | 1.0.0 | Eerste release. |
Documenten / Bronnen
 |
intel HDMI PHY FPGA IP-ontwerp Bijvample [pdf] Gebruikershandleiding HDMI PHY FPGA IP-ontwerp Bijvample, HDMI PHY, FPGA IP-ontwerp Example, HDMI PHY IP Ontwerp Example, FPGA IP-ontwerp Example, IP-ontwerp Exampnl, 732781 |
