intel HDMI PHY FPGA IP Design Halample Gabay sa Gumagamit

Ang disenyo ng HDMI PHY Intel® FPGA IP halampAng le para sa mga Intel Arria® 10 na device ay nagtatampok ng HDMI 2.0 RX-TX retransmit na disenyo na sumusuporta sa compilation at hardware testing.
Kapag bumuo ka ng isang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware.

Larawan 1. Mga Hakbang sa Pag-unlad

Kaugnay na Impormasyon
Gabay sa Gumagamit ng HDMI PHY Intel FPGA IP

Pagbuo ng Disenyo

Gamitin ang HDMI PHY Intel FPGA IP parameter editor sa Intel Quartus® Prime software para buuin ang disenyo halamples.

Figure 2. Pagbuo ng Daloy ng Disenyo

Gumawa ng proyektong nagta-target sa pamilya ng Intel Arria 10 device at piliin ang gustong device.

Sa IP Catalog, hanapin at i-double click ang Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (o HDMI RX PHY Intel FPGA IP). Ang Bagong IP Variant o Bagong IP Variation window ay lilitaw.
Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanang .ip o .qsys.

I-click ang OK. Lumilitaw ang editor ng parameter.
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel
Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
Maaaring i-claim ang ibang mga pangalan at brand bilang pag-aari ng iba.
Sa Disenyo Halampsa tab, piliin ang Arria 10 HDMI RX-TX Retransmit.

Piliin ang Simulation para buuin ang testbench, at piliin ang Synthesis para buuin ang hardware design halample.
Dapat kang pumili ng hindi bababa sa isa sa mga opsyong ito upang mabuo ang disenyo halample files.
Kung pipiliin mo pareho, mas mahaba ang oras ng henerasyon.
Para sa Bumuo File I-format, piliin ang Verilog o VHDL.

Para sa Target Development Kit, piliin ang Intel Arria 10 GX FPGA Development
Kit. Kung pipili ka ng development kit, magbabago ang target na device upang tumugma sa device sa target board. Para sa Intel Arria 10 GX FPGA Development Kit, ang default na device ay 10AX115S2F4I1SG.
I-click ang Bumuo ng Halample Disenyo.

Pag-compile at Pagsubok sa Disenyo

Upang mag-compile at magpatakbo ng isang demonstration test sa hardware halampang disenyo, sundin ang mga hakbang na ito:

Tiyaking hardware halampKumpleto na ang pagbuo ng disenyo.

Ilunsad ang Intel Quartus Prime software at buksan ang .qpf file: /quartus/a10_hdmi2_demo.qpf
I-click ang Processing ➤ Simulan ang Compilation.

Pagkatapos ng matagumpay na compilation, isang .sof file ay nabuo sa quartus/ output_files direktoryo.
Ikonekta ang Bitec HDMI 2.0 FMC Daughter Card Rev 11 sa on-board FMC port B (J2).

Ikonekta ang TX (P1) ng Bitec FMC daughter card sa isang external na video source.
Ikonekta ang RX (P2) ng Bitec FMC daughter card sa isang panlabas na lababo ng video o video analyzer.

Tiyaking nasa default na posisyon ang lahat ng switch sa development board.
I-configure ang napiling Intel Arria 10 device sa development board gamit ang nabuong .sof file (Mga Tool ➤ Programmer).

Dapat ipakita ng analyzer ang video na nabuo mula sa pinagmulan. Pag-compile at Pagsubok sa Disenyo

Kaugnay na Impormasyon
Gabay sa Gumagamit ng Intel Arria 10 FPGA Development Kit

HDMI PHY Intel FPGA IP Design Halample Mga Parameter

Talahanayan 1. HDMI PHY Intel FPGA IP Design Halample Parameter para sa Intel Arria 10
Mga device

Available lang ang mga opsyong ito para sa mga Intel Arria 10 device.

Parameter	Halaga	Paglalarawan
Magagamit na Disenyo Halample
Piliin ang Disenyo	Arria 10 HDMI RX-TX Retransmit	Piliin ang disenyo halample na mabubuo.

Disenyo Halample Files
Simulation	Sa, off	I-on ang opsyong ito para mabuo ang kinakailangan files para sa simulation testbench.
Synthesis	Sa, off	I-on ang opsyong ito para mabuo ang kinakailangan filepara sa Intel Quartus Prime compilation at hardware demonstration.

Binuo na HDL na Format
Bumuo File Format	Verilog, VHDL	Piliin ang gusto mong format ng HDL para sa nabuong disenyo halample fileitakda. Tandaan: Tinutukoy lamang ng opsyong ito ang format para sa nabuong pinakamataas na antas ng IP files. Lahat ng iba pa files (halample testbenches at pinakamataas na antas files para sa hardware demonstration) ay nasa Verilog HDL na format.

Target Development Kit
Piliin ang Lupon	Walang Development Kit,	Piliin ang board para sa naka-target na disenyo halample.
	Arria 10 GX FPGA Development Kit, Custom Development Kit	Walang Development Kit: Ang opsyong ito ay hindi kasama ang lahat ng aspeto ng hardware para sa disenyo halample. Itinatakda ng IP core ang lahat ng mga pagtatalaga ng pin sa mga virtual na pin. Arria 10 GX FPGA Development Kit: Awtomatikong pinipili ng opsyong ito ang target na device ng proyekto upang tumugma sa device sa development kit na ito. Maaari mong baguhin ang target na device gamit ang Baguhin ang Target na Device parameter kung may ibang variant ng device ang iyong board revision. Itinatakda ng IP core ang lahat ng pin assignment ayon sa development kit.
		Custom Development Kit: Ang pagpipiliang ito ay nagbibigay-daan sa disenyo halamppara masuri sa isang third party development kit na may Intel FPGA. Maaaring kailanganin mong itakda ang mga pagtatalaga ng pin nang mag-isa.

Target na Device
Baguhin ang Target na Device	Sa, off	I-on ang opsyong ito at piliin ang gustong variant ng device para sa development kit.

Disenyo ng HDMI 2.0 PHY Halample

Ang disenyo ng HDMI PHY Intel FPGA IP halample ay nagpapakita ng isang HDMI instance parallel loopback na binubuo ng tatlong RX channel at apat na TX channel, na tumatakbo sa mga rate ng data hanggang 6 Gbps.

Ang nabuong HDMI PHY Intel FPGA IP na disenyo halample ay pareho sa disenyo exampnabuo sa HDMI Intel FPGA IP core. Gayunpaman, ang disenyo na ito halampGumagamit ako ng bagong TX PHY, RX PHY, at PHY arbiter sa halip na custom na RTL sa HDMI Intel FPGA IP core design example.

Larawan 3. Disenyo ng HDMI 2.0 PHY Halample

Module	Paglalarawan
RX PHY	Binabawi ng RX PHY ang serial HDMI data at ipinadala ito sa HDMI RX core sa parallel na format sa mga na-recover na domain ng orasan (rx_clk[2:0]). Ang data ay na-decode sa video

Module	Paglalarawan
	data na ilalabas sa pamamagitan ng AXI4-stream na video. Ang RX PHY ay nagpapadala din ng mga signal ng vid_clk at ls_clk sa HDMI RX core sa pamamagitan ng interface ng PHY.
HDMI TX Core	Ang HDMI TX core ay tumatanggap ng AXI4-stream na data ng video at ine-encode ito sa parallel data ng HDMI format. Ipinapadala ng HDMI TX core ang data na ito sa TX PHY.
HDMI RX Core	Natatanggap ng IP ang serial data mula sa RX PHY at nagsasagawa ng data alignment, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, at descrambling.
TX PHY	Tumatanggap at nagse-serialize ng parallel data mula sa HDMI TX core at naglalabas ng mga stream ng HDMI TMDS. Ang TX PHY ay gumagawa ng tx_clk para sa HDMI TX core. Ang TX PHY ay bumubuo rin ng vid_clk at ls_clk at nagpapadala ng mga signal na ito sa HDMI TX core sa pamamagitan ng interface ng PHY.
IOPLL	Bumubuo ng 300 MHz AXI serial stream clock para sa interface ng AXI4-stream.
I2C Master	Upang i-configure ang iba't ibang bahagi ng PCB.

Mga Kinakailangan sa Hardware at Software

Ginagamit ng Intel ang sumusunod na hardware at software upang subukan ang disenyo halample.

Hardware

Intel Arria 10 GX FPGA Development Kit
Pinagmulan ng HDMI (Graphics Processor Unit (GPU)
HDMI Sink (Monitor)
Bitec HDMI FMC 2.0 daughter card (Rebisyon 11)
Mga kable ng HDMI

Software

Intel Quartus Prime Pro Edition (para sa pagsubok ng hardware)
ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (Verilog HDL lang)/VCS MX, o Xcelium* Parallel simulator

Istruktura ng Direktoryo

Ang mga direktoryo ay naglalaman ng nabuong file para sa HDMI Intel FPGA IP na disenyo halample.

Figure 4. Istruktura ng Direktoryo para sa Disenyo Halample

Daloy ng Sequence ng Reconfiguration

Figure 5. Multi-rate Reconfiguration Sequence Flow

Inilalarawan ng figure ang multi-rate reconfiguration sequence flow ng controller kapag nakatanggap ito ng input data stream at reference clock frequency, o kapag naka-unlock ang transceiver.

Mga Signal ng Interface

Ang mga talahanayan ay naglilista ng mga signal para sa HDMI PHY Intel FPGA IP na disenyo halample.

Talahanayan 3. Mga Top-Level na Signal

Signal	Direksyon	Lapad	Paglalarawan
On-board na Oscillator Signal
clk_fpga_b3_p	Input	1	100 MHz libreng running clock para sa core reference clock
refclk_fmcb_p	Input	1	Fixed rate reference clock para sa power-up calibration ng transceiver. Ito ay 625 MHz bilang default ngunit maaaring sa anumang dalas

Mga Push Button at LED ng User
cpu_resetn	Input	1	Pandaigdigang pag-reset
user_led_g	Output	2	Green LED display

Mga Pin ng HDMI FMC Daughter Card sa FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS na orasan
fmcb_dp_m2c_p	Input	3	HDMI RX pula, berde, at asul na mga channel ng data • Rebisyon ng Bitec daughter card 11 — [0]: RX TMDS Channel 1 (Berde) — [1]: RX TMDS Channel 2 (Pula) — [2]: RX TMDS Channel 0 (Asul)
fmcb_dp_c2m_p	Output	4	HDMI TX clock, pula, berde, at asul na mga channel ng data • Rebisyon ng Bitec daughter card 11 — [0]: TX TMDS Channel 2 (Pula) — [1]: TX TMDS Channel 1 (Berde) — [2]: TX TMDS Channel 0 (Asul) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Input	1	HDMI RX +5V power detect
fmcb_la_rx_p_8	Input	1	Na-detect ang hot plug ng HDMI RX
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA para sa DDC at SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL para sa DDC at SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX hot plug detect
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA para sa DDC at SCDC
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL para sa DDC at SCDC
fmcb_la_tx_p_11	Input	1	HDMI I2C SDA para sa redriver control
fmcb_la_rx_n_9	Input	1	HDMI I2C SCL para sa redriver control

Clocking Scheme

Ang sumusunod ay ang clocking scheme ng HDMI PHY Intel FPGA IP design example:

Ang clk_fpga_b3_p ay isang 100 MHz fixed rate clock para sa pagpapatakbo ng NIOS processor at mga function ng kontrol. Kung tama ang ibinigay na dalas, ang user_led_g[1] ay magpapalipat-lipat sa bawat segundo.

Ang refclk_fmcb_p ay isang fixed rate reference clock para sa power-up calibration ng mga transceiver. Ito ay 625 MHz bilang default ngunit maaaring sa anumang dalas.
Ang fmcb_gbtclk_m2c_p_0 ay ang TMDS na orasan para sa HDMI RX. Ginagamit din ang orasan na ito upang himukin ang mga HDMI TX transceiver. Kung ang ibinigay na dalas ay 148.5 MHz, ang user_led_g[0] ay magpapalipat-lipat sa bawat segundo.

Pag-setup ng Hardware

Ang disenyo ng HDMI PHY Intel FPGA IP halampAng le ay may kakayahang HDMI 2.0b at nagsasagawa ng loop-through na demonstrasyon para sa isang karaniwang HDMI video stream.

Upang patakbuhin ang pagsubok sa hardware, ikonekta ang isang HDMI-enabled na device tulad ng isang graphics card na may HDMI interface sa HDMI RX connector sa Bitec HDMI 2.0 daughter card, na nagruruta ng data sa transceiver RX block at HDMI RX.

Ang HDMI sink ay nagde-decode ng port sa isang karaniwang video stream at ipinapadala ito sa clock recovery core.
Ang HDMI RX core ay nagde-decode ng video, auxiliary, at audio data na i-loop pabalik sa pamamagitan ng AXI4-stream interface sa HDMI TX core.

Ang HDMI source port ng FMC daughter card ay nagpapadala ng imahe sa isang monitor.
Pindutin ang cpu_resetn button nang isang beses upang maisagawa ang pag-reset ng system.
Tandaan: Kung gusto mong gumamit ng isa pang Intel FPGA development board, dapat mong baguhin ang mga pagtatalaga ng device at ang mga pagtatalaga ng pin. Ang transceiver analog setting ay sinubukan para sa Intel Arria 10 FPGA development kit at Bitec HDMI 2.0 daughter card. Maaari mong baguhin ang mga setting para sa iyong sariling board.

Kasaysayan ng Pagbabago ng Dokumento para sa HDMI PHY Intel
FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2022.07.20	22.2	1.0.0	Paunang paglabas.

Mga Dokumento / Mga Mapagkukunan

intel HDMI PHY FPGA IP Design Halample [pdf] Gabay sa Gumagamit
HDMI PHY FPGA IP Design Halample, HDMI PHY, FPGA IP Design Halample, HDMI PHY IP Design Halample, FPGA IP Design Halample, IP Design Halampsa, 732781

Mga sanggunian

User Manual

Disenyo ng HDMI PHY Halample Quick Start Guide para sa Intel® Arria® 10 Devices