intel HDMI PHY FPGA IP Design Přample Uživatelská příručka

HDMI PHY Design Example Rychlý průvodce pro zařízení Intel® Arria® 10

Design HDMI PHY Intel® FPGA IP example pro zařízení Intel Arria® 10 je vybaven designem opakovaného přenosu HDMI 2.0 RX-TX, který podporuje kompilaci a testování hardwaru.
Když vygenerujete design napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru.

Obrázek 1. Vývojové kroky

Související informace
HDMI PHY Intel FPGA IP Uživatelská příručka

Generování návrhu

Pomocí editoru parametrů IP HDMI PHY Intel FPGA v softwaru Intel Quartus® Prime vygenerujte návrh napřamples.

Obrázek 2. Generování návrhového toku

1. Vytvořte projekt zaměřený na rodinu zařízení Intel Arria 10 a vyberte požadované zařízení.
2. V katalogu IP vyhledejte a poklepejte na položku Protokoly rozhraní ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (nebo HDMI RX PHY Intel FPGA IP). Zobrazí se okno Nová varianta IP nebo Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file s názvem .ip nebo .qsys.
4. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
   Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel
   korporace nebo její dceřiné společnosti. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
   Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
5. Na Design Exampna kartě vyberte Arria 10 HDMI RX-TX Retransmit.
6. Chcete-li vygenerovat testovací plochu, vyberte možnost Simulace a pro vygenerování návrhu hardwaru vyberte možnost Syntézaample.
   Chcete-li vytvořit návrh, musíte vybrat alespoň jednu z těchto možnostíample files.
   Pokud vyberete obojí, bude doba generování delší.
7. Pro Generovat File Formát, vyberte Verilog nebo VHDL.
8. Pro Target Development Kit vyberte Intel Arria 10 GX FPGA Development
   Kit. Pokud vyberete vývojovou sadu, pak se cílové zařízení změní tak, aby odpovídalo zařízení na cílové desce. Pro Intel Arria 10 GX FPGA Development Kit je výchozí zařízení 10AX115S2F4I1SG.
9. Klikněte na Generate Example Design.

Kompilace a testování návrhu

Chcete-li sestavit a spustit demonstrační test na hardwaru, napřample design, postupujte takto:

1. Zajistěte hardware napřampgenerace designu je dokončena.
2. Spusťte software Intel Quartus Prime a otevřete soubor .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Klepněte na Zpracování ➤ Spustit kompilaci.
4. Po úspěšné kompilaci byl vytvořen soubor .sof file je generován v quartus/ output_files adresář.
5. Připojte Bitec HDMI 2.0 FMC Daughter Card Rev 11 k FMC portu B (J2) na desce.
6. Připojte TX (P1) dceřiné karty Bitec FMC k externímu zdroji videa.
7. Připojte RX (P2) dceřiné karty Bitec FMC k externí video jímce nebo video analyzátoru.
8. Ujistěte se, že všechny přepínače na vývojové desce jsou ve výchozí poloze.
9. Nakonfigurujte vybrané zařízení Intel Arria 10 na vývojové desce pomocí vygenerovaného .sof file (Nástroje ➤ Programátor).
10. Analyzátor by měl zobrazit video generované ze zdroje. Kompilace a testování návrhu

Související informace
Uživatelská příručka Intel Arria 10 FPGA Development Kit

HDMI PHY Intel FPGA IP Design Example Parametry

Tabulka 1. HDMI PHY Intel FPGA IP Design Přample Parametry pro Intel Arria 10
Zařízení

Tyto možnosti jsou dostupné pouze pro zařízení Intel Arria 10.

Parametr	Hodnota	Popis
Dostupné provedení Přample
Vyberte Návrh	Přenos Arria 10 HDMI RX-TX	Vyberte design napřample být generován.

Design Přample Files
Simulace	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro simulační testbench.
Syntéza	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro kompilaci Intel Quartus Prime a demonstraci hardwaru.

Generovaný formát HDL
Generovat File Formát	Verilog, VHDL	Vyberte preferovaný formát HDL pro generovaný návrh, napřample filesoubor. Poznámka: Tato možnost určuje pouze formát vygenerované IP nejvyšší úrovně files. Vše ostatní files (napřample testbenches a nejvyšší úroveň files pro demonstraci hardwaru) jsou ve formátu Verilog HDL.

Target Development Kit
Vyberte desku	Žádná vývojová sada,	Vyberte desku pro cílený design napřample.
	Vývojová sada Arria 10 GX FPGA, Vlastní vývojová sada	Žádná vývojová sada: Tato možnost vylučuje všechny hardwarové aspekty návrhuample. IP jádro nastavuje všechna přiřazení pinů na virtuální piny. Arria 10 GX FPGA Development Kit: Tato možnost automaticky vybere cílové zařízení projektu tak, aby odpovídalo zařízení na této vývojové sadě. Cílové zařízení můžete změnit pomocí Změnit cílové zařízení parametr, pokud má vaše revize desky jinou variantu zařízení. IP jádro nastavuje všechna přiřazení pinů podle vývojového kitu.
		Custom Development Kit: Tato možnost umožňuje návrh napřample být testován na vývojovém kitu třetí strany s Intel FPGA. Možná budete muset nastavit přiřazení pinů sami.

Cílové zařízení
Změnit cílové zařízení	Zapnuto, vypnuto	Zapněte tuto možnost a vyberte preferovanou variantu zařízení pro vývojovou sadu.

HDMI 2.0 PHY Design Example

HDMI PHY Intel FPGA IP design example demonstruje jednu instanci paralelní smyčky HDMI obsahující tři kanály RX a čtyři kanály TX, které pracují s datovými rychlostmi až 6 Gbps.

Vygenerovaný design HDMI PHY Intel FPGA IP example je stejný jako design example generované v jádru HDMI Intel FPGA IP. Nicméně tento design example používá nový arbitr TX PHY, RX PHY a PHY namísto vlastního RTL v designu jádra HDMI Intel FPGA IP example.

Obrázek 3. HDMI 2.0 PHY Design Přample

Modul	Popis
RX PHY	RX PHY obnovuje sériová data HDMI a odesílá je do jádra HDMI RX v paralelním formátu v obnovených doménách hodin (rx_clk[2:0]). Data jsou dekódována do videa

Modul	Popis
	data pro výstup přes AXI4-stream video. RX PHY také posílá signály vid_clk a ls_clk do jádra HDMI RX přes rozhraní PHY.
Jádro HDMI TX	Jádro HDMI TX přijímá AXI4-stream video data a zakóduje je do paralelních dat ve formátu HDMI. Jádro HDMI TX odesílá tato data do TX PHY.
HDMI RX jádro	IP přijímá sériová data z RX PHY a provádí zarovnání dat, vyrovnání kanálu, dekódování TMDS, dekódování pomocných dat, dekódování video dat, dekódování zvukových dat a dekódování.
TX PHY	Přijímá a serializuje paralelní data z jádra HDMI TX a vysílá toky HDMI TMDS. TX PHY vytváří tx_clk pro jádro HDMI TX. TX PHY také generuje vid_clk a ls_clk a posílá tyto signály do jádra HDMI TX přes rozhraní PHY.
IOPLL	Generuje 300 MHz sériové streamovací hodiny AXI pro rozhraní AXI4-stream.
Mistr I2C	Pro konfiguraci různých součástí PCB.

Hardwarové a softwarové požadavky

Intel používá k testování designu následující hardware a software napřample.

Železářské zboží

• Vývojová sada Intel Arria 10 GX FPGA
• Zdroj HDMI (jednotka grafického procesoru (GPU)
• HDMI umyvadlo (monitor)
• Dceřiná karta Bitec HDMI FMC 2.0 (revize 11)
• HDMI kabely

Software

• Intel Quartus Prime Pro Edition (pro testování hardwaru)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Paralelní simulátor Riviera-PRO*, VCS* (pouze Verilog HDL)/VCS MX nebo Xcelium*

Struktura adresáře

Adresáře obsahují vygenerované file pro HDMI Intel FPGA IP design example.

Obrázek 4. Struktura adresáře pro návrh Příkladample

Tok sekvence rekonfigurace

Obrázek 5. Sekvenční tok vícerychlostní rekonfigurace 

Obrázek ilustruje sekvenční tok vícerychlostní rekonfigurace regulátoru, když přijímá vstupní datový tok a referenční hodinovou frekvenci, nebo když je transceiver odblokován.

Signály rozhraní

V tabulkách jsou uvedeny signály pro HDMI PHY Intel FPGA IP design example.

Tabulka 3. Signály nejvyšší úrovně

Signál	Směr	Šířka	Popis
Signál palubního oscilátoru
clk_fpga_b3_p	Vstup	1	100 MHz volný chod pro referenční takt jádra
refclk_fmcb_p	Vstup	1	Referenční hodiny s pevnou rychlostí pro kalibraci transceiveru při zapnutí. Ve výchozím nastavení je 625 MHz, ale může mít libovolnou frekvenci

Uživatelská tlačítka a LED
cpu_resetn	Vstup	1	Globální reset
user_led_g	Výstup	2	Zelený LED displej

Piny dceřiné karty HDMI FMC na portu FMC B
fmcb_gbtclk_m2c_p_0	Vstup	1	Hodiny HDMI RX TMDS
fmcb_dp_m2c_p	Vstup	3	Datové kanály HDMI RX červené, zelené a modré • Dceřiná karta Bitec, revize 11 — [0]: RX TMDS Channel 1 (zelený) — [1]: RX TMDS Channel 2 (červená) — [2]: RX TMDS kanál 0 (modrý)
fmcb_dp_c2m_p	Výstup	4	Hodiny HDMI TX, červené, zelené a modré datové kanály • Dceřiná karta Bitec, revize 11 — [0]: TX TMDS Channel 2 (červená) — [1]: TX TMDS Channel 1 (zelený) — [2]: TX TMDS kanál 0 (modrý) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Vstup	1	Detekce napájení HDMI RX +5V
fmcb_la_rx_p_8	Vstup	1	Detekce připojení za provozu HDMI RX
fmcb_la_rx_n_8	Vstup	1	HDMI RX I2C SDA pro DDC a SCDC
fmcb_la_tx_p_10	Vstup	1	HDMI RX I2C SCL pro DDC a SCDC
fmcb_la_tx_p_12	Vstup	1	Detekce připojení za provozu HDMI TX
fmcb_la_tx_n_12	Vstup	1	HDMI I2C SDA pro DDC a SCDC
fmcb_la_rx_p_10	Vstup	1	HDMI I2C SCL pro DDC a SCDC
fmcb_la_tx_p_11	Vstup	1	HDMI I2C SDA pro ovládání redriverem
fmcb_la_rx_n_9	Vstup	1	HDMI I2C SCL pro ovládání redriveru

Schéma taktování

Následuje schéma taktování HDMI PHY Intel FPGA IP design exampten:

• clk_fpga_b3_p jsou hodiny s pevnou frekvencí 100 MHz pro běh procesoru NIOS a řídicí funkce. Pokud je zadaná frekvence správná, user_led_g[1] se přepíná každou sekundu.
• refclk_fmcb_p jsou referenční hodiny s pevnou frekvencí pro kalibraci vysílačů a přijímačů při zapnutí. Ve výchozím nastavení je 625 MHz, ale může mít libovolnou frekvenci.
• fmcb_gbtclk_m2c_p_0 jsou hodiny TMDS pro HDMI RX. Tyto hodiny se také používají k ovládání vysílačů a přijímačů HDMI TX. Pokud je dodávaná frekvence 148.5 MHz, user_led_g[0] se přepíná každou sekundu.

Nastavení hardwaru

HDMI PHY Intel FPGA IP design example je kompatibilní s HDMI 2.0b a provádí ukázkovou smyčku pro standardní HDMI video stream.

Chcete-li spustit test hardwaru, připojte zařízení s podporou HDMI, jako je grafická karta s rozhraním HDMI, ke konektoru HDMI RX na dceřiné kartě Bitec HDMI 2.0, která směruje data do bloku RX transceiveru a HDMI RX.

1. Sink HDMI dekóduje port na standardní video stream a odešle jej do jádra pro obnovu hodin.
2. Jádro HDMI RX dekóduje obrazová, pomocná a zvuková data, která se mají vrátit zpět přes rozhraní AXI4-stream do jádra HDMI TX.
3. Zdrojový port HDMI dceřiné karty FMC přenáší obraz na monitor.
4. Jedním stisknutím tlačítka cpu_resetn provedete reset systému.
   Poznámka: Pokud chcete použít jinou vývojovou desku Intel FPGA, musíte změnit přiřazení zařízení a přiřazení pinů. Analogové nastavení transceiveru je testováno pro vývojovou sadu Intel Arria 10 FPGA a dceřinou kartu Bitec HDMI 2.0. Můžete upravit nastavení pro vlastní desku.

Historie revizí dokumentu pro HDMI PHY Intel
FPGA IP Design Přample Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2022.07.20	22.2	1.0.0	Počáteční vydání.

Dokumenty / zdroje

intel HDMI PHY FPGA IP Design Přample [pdfUživatelská příručka HDMI PHY FPGA IP Design Přample, HDMI PHY, FPGA IP Design Přample, HDMI PHY IP Design Přample, FPGA IP Design Přample, IP Design Přample, 732781

Reference

• Uživatelská příručka