intel HDMI PHY FPGA IP Design Example Uporabniški priročnik

HDMI PHY Design Example Vodnik za hiter začetek za naprave Intel® Arria® 10

Zasnova IP HDMI PHY Intel® FPGA example za naprave Intel Arria® 10 ima zasnovo ponovnega prenosa HDMI 2.0 RX-TX, ki podpira kompilacijo in testiranje strojne opreme.
Ko ustvarite načrt example, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi.

Slika 1. Razvojni koraki

Povezane informacije
HDMI PHY Intel FPGA IP Uporabniški priročnik

Ustvarjanje dizajna

Uporabite urejevalnik parametrov IP HDMI PHY Intel FPGA v programski opremi Intel Quartus® Prime za ustvarjanje načrta npr.amples.

Slika 2. Ustvarjanje poteka načrtovanja

1. Ustvarite projekt, ki cilja na družino naprav Intel Arria 10, in izberite želeno napravo.
2. V katalogu IP poiščite in dvokliknite Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (ali HDMI RX PHY Intel FPGA IP). Prikaže se okno Nova različica IP ali Nova različica IP.
3. Določite ime najvišje ravni za svojo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file z imenom .ip ali .qsys.
4. Kliknite OK. Prikaže se urejevalnik parametrov.
   Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel
   korporacije ali njenih hčerinskih družb. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
   Druga imena in blagovne znamke se lahko zahtevajo kot last drugih.
5. Na Design Exampna zavihku izberite Arria 10 Ponovni prenos HDMI RX-TX.
6. Izberite Simulacija, da ustvarite preskusno napravo, in izberite Sinteza, da ustvarite načrt strojne opreme, nprample.
   Izbrati morate vsaj eno od teh možnosti, da ustvarite načrt example files.
   Če izberete oboje, je čas generiranja daljši.
7. Za ustvarjanje File Format, izberite Verilog ali VHDL.
8. Za Target Development Kit izberite Intel Arria 10 GX FPGA Development
   Komplet. Če izberete razvojni komplet, se ciljna naprava spremeni, da se ujema z napravo na ciljni plošči. Za razvojni komplet Intel Arria 10 GX FPGA je privzeta naprava 10AX115S2F4I1SG.
9. Kliknite Generate Example Design.

Sestavljanje in testiranje dizajna

Za prevajanje in izvajanje predstavitvenega preizkusa strojne opreme nprample design, sledite tem korakom:

1. Zagotovite strojno opremo nprample oblikovanje oblikovanja je končano.
2. Zaženite programsko opremo Intel Quartus Prime in odprite .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Kliknite Obdelava ➤ Začni kompilacijo.
4. Po uspešni kompilaciji je .sof file se ustvari v quartus/output_files imenik.
5. Priključite Bitec HDMI 2.0 FMC Daughter Card Rev 11 na vgrajena FMC vrata B (J2).
6. Priključite TX (P1) hčerinske kartice Bitec FMC na zunanji video vir.
7. Priključite RX (P2) hčerinske kartice Bitec FMC na zunanji video ponor ali video analizator.
8. Prepričajte se, da so vsa stikala na razvojni plošči v privzetem položaju.
9. Konfigurirajte izbrano napravo Intel Arria 10 na razvojni plošči z uporabo ustvarjenega .sof file (Orodja ➤ Programer).
10. Analizator mora prikazati video, ustvarjen iz vira. Sestavljanje in testiranje dizajna

Povezane informacije
Uporabniški priročnik za razvojni komplet Intel Arria 10 FPGA

HDMI PHY Intel FPGA IP Design Example Parametri

Tabela 1. HDMI PHY Intel FPGA IP Design Example Parametri za Intel Arria 10
Naprave

Te možnosti so na voljo samo za naprave Intel Arria 10.

Parameter	Vrednost	Opis
Na voljo Design Example
Izberite Oblikovanje	Ponovni prenos Arria 10 HDMI RX-TX	Izberite dizajn nprample, ki bo ustvarjen.

Oblikovanje Example Files
Simulacija	Vklop, izklop	Vklopite to možnost, da ustvarite potrebne files za simulacijsko testno mizo.
Sinteza	Vklop, izklop	Vklopite to možnost, da ustvarite potrebne files za kompilacijo Intel Quartus Prime in predstavitev strojne opreme.

Ustvarjen format HDL
Ustvari File Oblika	Verilog, VHDL	Izberite želeno obliko HDL za ustvarjeno zasnovo nprample fileset. Opomba: Ta možnost določa samo obliko za ustvarjeni IP najvišje ravni files. Vse ostalo files (npr. nprample testne mize in najvišja raven files za predstavitev strojne opreme) so v formatu Verilog HDL.

Target Development Kit
Izberite tablo	Ni razvojnega kompleta,	Izberite ploščo za ciljno oblikovanje nprample.
	Arria 10 GX FPGA razvojni komplet, Razvojni komplet po meri	Brez razvojnega kompleta: Ta možnost izključuje vse vidike strojne opreme za načrtovanje, nprample. Jedro IP nastavi vse dodelitve zatičev na navidezne zatiče. Razvojni komplet Arria 10 GX FPGA: Ta možnost samodejno izbere ciljno napravo projekta, da se ujema z napravo v tem razvojnem kompletu. Ciljno napravo lahko spremenite z uporabo Spremenite ciljno napravo parameter, če ima vaša revizija plošče drugačno različico naprave. Jedro IP nastavi vse dodelitve pinov v skladu z razvojnim kompletom.
		Razvojni komplet po meri: Ta možnost omogoča oblikovanje nprample za testiranje na razvojnem kompletu tretje osebe z Intel FPGA. Morda boste morali sami nastaviti dodelitve žebljičkov.

Ciljna naprava
Spremenite ciljno napravo	Vklop, izklop	Vklopite to možnost in izberite želeno različico naprave za razvojni komplet.

HDMI 2.0 PHY Design Example

Zasnova IP HDMI PHY Intel FPGA nprample prikazuje vzporedno povratno zanko primerka HDMI, ki obsega tri kanale RX in štiri kanale TX, ki delujejo s hitrostjo prenosa podatkov do 6 Gbps.

Ustvarjena zasnova IP HDMI PHY Intel FPGA nprample je enak dizajnu exampdatoteko, ustvarjeno v jedru HDMI Intel FPGA IP. Vendar pa ta zasnova nprample uporablja nov razsodnik TX PHY, RX PHY in PHY namesto RTL po meri v zasnovi jedra HDMI Intel FPGA IP example.

Slika 3. HDMI 2.0 PHY Design Example

Modul	Opis
RX PHY	RX PHY obnovi serijske podatke HDMI in jih pošlje v jedro HDMI RX v vzporednem formatu na obnovljenih domenah ure (rx_clk[2:0]). Podatki se dekodirajo v video

Modul	Opis
	podatki za izhod prek AXI4-stream videa. RX PHY pošilja tudi signala vid_clk in ls_clk v jedro HDMI RX prek vmesnika PHY.
Jedro HDMI TX	Jedro HDMI TX sprejema video podatke toka AXI4 in jih kodira v vzporedne podatke formata HDMI. Jedro HDMI TX pošlje te podatke v TX PHY.
HDMI RX Core	IP prejme serijske podatke iz RX PHY in izvede poravnavo podatkov, izravnavo kanala, dekodiranje TMDS, dekodiranje pomožnih podatkov, dekodiranje video podatkov, dekodiranje avdio podatkov in dekodiranje.
TX PHY	Sprejema in serializira vzporedne podatke iz jedra HDMI TX in oddaja tokove HDMI TMDS. TX PHY ustvari tx_clk za jedro HDMI TX. TX PHY ustvarja tudi vid_clk in ls_clk ter te signale pošilja jedru HDMI TX prek vmesnika PHY.
IOPLL	Generira 300 MHz serijsko pretočno uro AXI za pretočni vmesnik AXI4.
Mojster I2C	Za konfiguracijo različnih komponent PCB.

Zahteve glede strojne in programske opreme

Intel uporablja naslednjo strojno in programsko opremo za testiranje zasnove, nprample.

Strojna oprema

• Razvojni komplet Intel Arria 10 GX FPGA
• Vir HDMI (grafična procesorska enota (GPE)
• HDMI odvod (monitor)
• Hčerinska kartica Bitec HDMI FMC 2.0 (revizija 11)
• HDMI kabli

Programska oprema

• Intel Quartus Prime Pro Edition (za testiranje strojne opreme)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (samo Verilog HDL)/VCS MX ali Xcelium* Paralelni simulator

Struktura imenika

Imeniki vsebujejo ustvarjene file za HDMI Intel FPGA IP design example.

Slika 4. Struktura imenika za Design Example

Tok zaporedja ponovne konfiguracije

Slika 5. Tok zaporedja rekonfiguracije z več hitrostmi 

Slika ponazarja potek zaporedja večstopenjske rekonfiguracije krmilnika, ko prejme tok vhodnih podatkov in referenčno taktno frekvenco ali ko je oddajnik-sprejemnik odklenjen.

Vmesniški signali

V tabelah so navedeni signali za HDMI PHY Intel FPGA IP design nprample.

Tabela 3. Signali najvišje ravni

Signal	Smer	širina	Opis
Signal vgrajenega oscilatorja
clk_fpga_b3_p	Vnos	1	100 MHz prosto delujoča ura za jedrno referenčno uro
refclk_fmcb_p	Vnos	1	Referenčna ura s fiksno hitrostjo za kalibracijo oddajnika-sprejemnika ob vklopu. Privzeto je 625 MHz, vendar je lahko poljubna frekvenca

Uporabniški gumbi in LED
cpu_resetn	Vnos	1	Globalna ponastavitev
user_led_g	Izhod	2	Zelen LED zaslon

Zatiči hčerinske kartice HDMI FMC na vratih B FMC
fmcb_gbtclk_m2c_p_0	Vnos	1	HDMI RX TMDS ura
fmcb_dp_m2c_p	Vnos	3	Rdeči, zeleni in modri podatkovni kanali HDMI RX • Bitec hčerinska kartica, revizija 11 — [0]: RX TMDS kanal 1 (zelen) — [1]: RX TMDS kanal 2 (rdeča) — [2]: RX TMDS kanal 0 (moder)
fmcb_dp_c2m_p	Izhod	4	Ura HDMI TX, rdeči, zeleni in modri podatkovni kanali • Bitec hčerinska kartica, revizija 11 — [0]: TX TMDS kanal 2 (rdeča) — [1]: TX TMDS kanal 1 (zelen) — [2]: kanal TX TMDS 0 (moder) — [3]: Urni kanal TX TMDS
fmcb_la_rx_p_9	Vnos	1	Zaznavanje moči HDMI RX +5V
fmcb_la_rx_p_8	Vnos	1	Zaznavanje vročega priključka HDMI RX
fmcb_la_rx_n_8	Vnos	1	HDMI RX I2C SDA za DDC in SCDC
fmcb_la_tx_p_10	Vnos	1	HDMI RX I2C SCL za DDC in SCDC
fmcb_la_tx_p_12	Vnos	1	Zaznavanje vročega priključka HDMI TX
fmcb_la_tx_n_12	Vnos	1	HDMI I2C SDA za DDC in SCDC
fmcb_la_rx_p_10	Vnos	1	HDMI I2C SCL za DDC in SCDC
fmcb_la_tx_p_11	Vnos	1	HDMI I2C SDA za nadzor redriverja
fmcb_la_rx_n_9	Vnos	1	HDMI I2C SCL za nadzor redriverja

Urna shema

Sledi taktna shema zasnove HDMI PHY Intel FPGA IP, nprample:

• clk_fpga_b3_p je takt s fiksno frekvenco 100 MHz za delovanje procesorja NIOS in nadzornih funkcij. Če je podana frekvenca pravilna, se user_led_g[1] preklopi vsako sekundo.
• refclk_fmcb_p je referenčna ura s fiksno hitrostjo za kalibracijo oddajnikov ob vklopu. Privzeto je 625 MHz, vendar je lahko poljubna frekvenca.
• fmcb_gbtclk_m2c_p_0 je ura TMDS za HDMI RX. Ta ura se uporablja tudi za pogon oddajnikov HDMI TX. Če je podana frekvenca 148.5 MHz, se user_led_g[0] preklopi vsako sekundo.

Nastavitev strojne opreme

Zasnova IP HDMI PHY Intel FPGA nprample je zmožen HDMI 2.0b in izvaja predstavitev zanke za standardni video tok HDMI.

Če želite zagnati preizkus strojne opreme, povežite napravo, ki podpira HDMI, kot je grafična kartica z vmesnikom HDMI, na priključek HDMI RX na hčerinski kartici Bitec HDMI 2.0, ki usmerja podatke v blok sprejemnika in sprejemnika RX in HDMI RX.

1. Ponor HDMI dekodira vrata v standardni video tok in ga pošlje jedru za obnovitev ure.
2. Jedro HDMI RX dekodira video, pomožne in zvočne podatke, ki se vrnejo nazaj prek vmesnika AXI4-stream v jedro HDMI TX.
3. Izvorna vrata HDMI hčerinske kartice FMC prenašajo sliko na monitor.
4. Enkrat pritisnite gumb cpu_resetn, da izvedete ponastavitev sistema.
   Opomba: Če želite uporabiti drugo razvojno ploščo Intel FPGA, morate spremeniti dodelitve naprav in dodelitev nožic. Analogna nastavitev sprejemnika in oddajnika je testirana za razvojni komplet Intel Arria 10 FPGA in hčerinsko kartico Bitec HDMI 2.0. Nastavitve za svojo ploščo lahko spremenite.

Zgodovina revizij dokumenta za HDMI PHY Intel
FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2022.07.20	22.2	1.0.0	Začetna izdaja.

Dokumenti / Viri

intel HDMI PHY FPGA IP Design Example [pdf] Uporabniški priročnik HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Example, 732781

Reference

• Uporabniški priročnik