intel HDMI PHY FPGA IP Diseinua Adibample Erabiltzailearen Gida

HDMI PHY Diseinua Adibample Intel® Arria® 10 gailuetarako Abiatzeko Gida azkarra

HDMI PHY Intel® FPGA IP diseinua adibidezampIntel Arria® 10 gailuetarako HDMI 2.0 RX-TX retransmit diseinua dauka, konpilazioa eta hardware probak onartzen dituena.
Diseinu bat sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko.

1. Irudia Garapen Urratsak

Lotutako informazioa
HDMI PHY Intel FPGA IP Erabiltzailearen Gida

Diseinua sortzea

Erabili HDMI PHY Intel FPGA IP parametro editorea Intel Quartus® Prime softwarean diseinua sortzeko adibidezamples.

2. irudia. Diseinu-fluxua sortzea

1. Sortu proiektu bat Intel Arria 10 gailu familiarra zuzenduta eta hautatu nahi duzun gailua.
2. IP Katalogoan, bilatu eta egin klik bikoitza Interfaze Protokoloak ➤ Audio eta bideoa ➤ HDMI TX PHY Intel FPGA IP (edo HDMI RX PHY Intel FPGA IP). IP aldaera berria edo IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file .ip edo .qsys izenekoa.
4. Sakatu Ados. Parametroen editorea agertzen da.
   Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel-en marka komertzialak dira
   Korporazioa edo bere filialak. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
   Beste izen eta marka batzuk beste batzuen jabetza direla erreklamatu daitezke.
5. Diseinuan Adibample fitxan, hautatu Arria 10 HDMI RX-TX Retransmit.
6. Hautatu Simulazioa proba-bankua sortzeko, eta hautatu Sintesia hardwarearen diseinua sortzeko, adibidezample.
   Aukera hauetako bat gutxienez hautatu behar duzu diseinua sortzeko, adibidezample files.
   Biak hautatzen badituzu, belaunaldi-denbora luzeagoa da.
7. Sorturako File Formateatu, hautatu Verilog edo VHDL.
8. Target Development Kit-erako, hautatu Intel Arria 10 GX FPGA Development
   Kit. Garapen-kit bat hautatzen baduzu, xede-gailua aldatzen da xede-taulan dagoen gailuarekin bat etortzeko. Intel Arria 10 GX FPGA Garapen Kitrako, gailu lehenetsia 10AX115S2F4I1SG da.
9. Egin klik Sortu Adiample Diseinua.

Diseinua osatzea eta probatzea

Hardwarearen erakustaldi-proba bat konpilatu eta exekutatzeko adibidezampdiseinua, jarraitu urrats hauek:

1. Ziurtatu hardwarea adibidezample diseinuaren sorkuntza amaitu da.
2. Abiarazi Intel Quartus Prime softwarea eta ireki .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Sakatu Prozesatzen ➤ Hasi konpilazioa.
4. Konpilazio arrakastatsuaren ondoren, .sof file quartus/ output_-n sortzen dafiles direktorioa.
5. Konektatu Bitec HDMI 2.0 FMC Daughter Card Rev 11 barneko FMC atakara (J2).
6. Konektatu Bitec FMC alaba txartelaren TX (P1) kanpoko bideo-iturri batera.
7. Konektatu Bitec FMC alaba-txartelaren RX (P2) kanpoko bideo-harraska edo bideo-analizzatzaile batera.
8. Ziurtatu garapen-taularen etengailu guztiak lehenetsitako posizioan daudela.
9. Konfiguratu hautatutako Intel Arria 10 gailua garapen-taulan sortutako .sof erabiliz file (Tresnak ➤ Programatzailea).
10. Analizatzaileak iturburutik sortutako bideoa erakutsi behar du. Diseinua osatzea eta probatzea

Lotutako informazioa
Intel Arria 10 FPGA Garapen Kitaren Erabiltzailearen Gida

HDMI PHY Intel FPGA IP Diseinua Adibample Parametroak

1. taula. HDMI PHY Intel FPGA IP Diseinua Adibample Intel Arria 10-rako parametroak
Gailuak

Aukera hauek Intel Arria 10 gailuetarako soilik daude eskuragarri.

Parametroa	Balioa	Deskribapena
Diseinu erabilgarri Adibample
Hautatu Diseinua	Arria 10 HDMI RX-TX Retransmit	Hautatu diseinua adibidezampsortu beharreko le.

Diseinua Adibample Files
Simulazioa	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files simulazio proba-bankurako.
Sintesia	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files Intel Quartus Prime konpilaziorako eta hardware erakustaldirako.

Sortutako HDL formatua
Sortu File Formatua	Verilog, VHDL	Hautatu zure HDL formatua gogokoena sortutako diseinurako, adibidezample fileezarri. Oharra: Aukera honek sortutako goi-mailako IP-aren formatua soilik zehazten du files. Beste guztiak files (adibidez, adibample testbenches eta goi mailakoa files hardware erakustaldirako) Verilog HDL formatuan daude.

Helburuak garatzeko kit
Hautatu Arbela	Garapen kitrik gabe,	Hautatu zuzendutako diseinurako taula, adibidezample.
	Arria 10 GX FPGA garapen kit, Pertsonalizatutako Garapen Kit	Garapen kitrik gabe: aukera honek diseinurako hardware-alderdi guztiak baztertzen ditu, adibidezample. IP nukleoak pin esleipen guztiak pin birtualetan ezartzen ditu. Arria 10 GX FPGA Garapen Kit: Aukera honek proiektuaren xede-gailua automatikoki hautatzen du garapen-kit honetako gailuarekin bat etor dadin. Helburuko gailua alda dezakezu Aldatu xede gailua parametroa zure taularen berrikuspenak gailuaren aldaera desberdina badu. IP nukleoak pin esleipen guztiak ezartzen ditu garapen-kitaren arabera.
		Garapen Kit pertsonalizatua: aukera honek diseinua ahalbidetzen du adibidezampIntel FPGA batekin hirugarrenen garapen-kit batean probatu beharrekoa. Baliteke pin-esleipenak zure kabuz ezarri behar izatea.

Xede Gailua
Aldatu xede gailua	Piztu itzali	Aktibatu aukera hau eta hautatu garapen-kitaren gailuaren aldaera hobetsia.

HDMI 2.0 PHY Diseinua Adibample

HDMI PHY Intel FPGA IP diseinua adibidezample-ek hiru RX kanal eta lau TX kanal biltzen dituen HDMI instantzia paraleloko loopback bat erakusten du, 6 Gbps-ko datu-tasatan funtzionatzen duena.

Sortutako HDMI PHY Intel FPGA IP diseinua adibidezample diseinuaren berdina da exampHDMI Intel FPGA IP nukleoan sortutako le. Hala ere, diseinu hau adibidezample TX PHY, RX PHY eta PHY arbitro berriak erabiltzen ditu RTL pertsonalizatuaren ordez HDMI Intel FPGA IP core diseinuan.ample.

3. Irudia HDMI 2.0 PHY Diseinua Adibample

Modulua	Deskribapena
RX PHY	RX PHY-k serieko HDMI datuak berreskuratzen ditu eta hauek HDMI RX nukleora bidaltzen ditu formatu paraleloan berreskuratutako erloju-domeinuetan (rx_clk[2:0]). Datuak bideoan deskodetzen dira

Modulua	Deskribapena
	AXI4-stream bideoaren bidez aterako diren datuak. RX PHY-k vid_clk eta ls_clk seinaleak ere bidaltzen ditu HDMI RX nukleora PHY interfazearen bidez.
HDMI TX nukleoa	HDMI TX nukleoak AXI4-stream bideo-datuak jasotzen ditu eta hori HDMI formatuko datu paraleloetan kodetzen du. HDMI TX nukleoak datu hauek TX PHYra bidaltzen ditu.
HDMI RX nukleoa	IPak RX PHY-tik serieko datuak jasotzen ditu eta datuen lerrokatzea, kanalen deskodeketa, TMDS deskodetzea, datu osagarriak deskodetzea, bideo datuen deskodetzea, audio datuen deskodetzea eta deskodetzea egiten ditu.
TX FHY	HDMI TX nukleotik datu paraleloak jasotzen eta serializatzen ditu eta HDMI TMDS korronteak ateratzen ditu. TX PHY-k tx_clk sortzen du HDMI TX nukleorako. TX PHY-k vid_clk eta ls_clk ere sortzen ditu eta seinale hauek HDMI TX nukleora bidaltzen ditu PHY interfazearen bidez.
IOPLL	300 MHz AXI serieko korrontearen erlojua sortzen du AXI4- korronte interfazerako.
I2C Masterra	PCB osagai desberdinak konfiguratzeko.

Hardware eta software eskakizunak

Intelek honako hardware eta software hauek erabiltzen ditu diseinua probatzeko, adibidezample.

Hardwarea

• Intel Arria 10 GX FPGA garapen kit
• HDMI iturburua (Prozesadore Grafikoen Unitatea (GPU))
• HDMI konketa (monitorea)
• Bitec HDMI FMC 2.0 alaba txartela (11. berrikuspena)
• HDMI kableak

Softwarea

• Intel Quartus Prime Pro Edition (hardwarearen probak egiteko)
• ModelSim* - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (Verilog HDL soilik)/VCS MX edo Xcelium* Simulagailu paraleloa

Direktorioaren Egitura

Direktorioek sortutakoa dute file HDMI Intel FPGA IP diseinurako adibidezample.

4. irudia. Diseinurako direktorio-egitura Adibample

Birkonfigurazio-sekuentzia-fluxua

5. irudia. Tasa anitzeko birkonfigurazio-sekuentzia-fluxua 

Irudiak kontrolagailuaren tasa anitzeko birkonfigurazio-sekuentzia-fluxua erakusten du sarrerako datu-fluxua eta erreferentziako erloju-maiztasuna jasotzen dituenean edo transzeigailua desblokeatuta dagoenean.

Interfaze Seinaleak

Tauletan HDMI PHY Intel FPGA IP diseinurako seinaleak zerrendatzen dira adibidezample.

3. Taula. Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Osziladore barneko seinalea
clk_fpga_b3_p	Sarrera	1	100 MHz-ko doako erlojua oinarrizko erreferentziako erlojuarentzat
refclk_fmcb_p	Sarrera	1	Tasa finkoko erreferentzia-erlojua transceptor-a pizteko kalibraziorako. Lehenespenez 625 MHz da, baina edozein maiztasunekoa izan daiteke

Erabiltzailearen sakagailuak eta LEDak
cpu_resetn	Sarrera	1	Berrezarri globala
user_led_g	Irteera	2	LED pantaila berdea

HDMI FMC Daughter Txartelaren pinak FMC atakan
fmcb_gbtclk_m2c_p_0	Sarrera	1	HDMI RX TMDS erlojua
fmcb_dp_m2c_p	Sarrera	3	HDMI RX datu-kanal gorria, berdea eta urdina • Bitec alaba txartelaren berrikuspena 11 — [0]: RX TMDS kanala 1 (berdea) — [1]: RX TMDS kanala 2 (gorria) — [2]: RX TMDS kanala 0 (urdina)
fmcb_dp_c2m_p	Irteera	4	HDMI TX erlojua, datu-kanal gorria, berdea eta urdina • Bitec alaba txartelaren berrikuspena 11 — [0]: TX TMDS kanala 2 (gorria) — [1]: TX TMDS kanala 1 (berdea) — [2]: TX TMDS kanala 0 (urdina) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Sarrera	1	HDMI RX +5V potentzia detektatu
fmcb_la_rx_p_8	Sarrera	1	HDMI RX hot plug hautematea
fmcb_la_rx_n_8	Sarrera	1	HDMI RX I2C SDA DDC eta SCDCrako
fmcb_la_tx_p_10	Sarrera	1	HDMI RX I2C SCL DDC eta SCDCrako
fmcb_la_tx_p_12	Sarrera	1	HDMI TX hot plug hautematea
fmcb_la_tx_n_12	Sarrera	1	HDMI I2C SDA DDC eta SCDCrako
fmcb_la_rx_p_10	Sarrera	1	HDMI I2C SCL DDC eta SCDCrako
fmcb_la_tx_p_11	Sarrera	1	HDMI I2C SDA birrider kontrolatzeko
fmcb_la_rx_n_9	Sarrera	1	HDMI I2C SCL birrider kontrolatzeko

Erlojuaren eskema

Hona hemen HDMI PHY Intel FPGA IP diseinuaren erloju-eskema adibidezample:

• clk_fpga_b3_p 100 MHz-ko tasa finkoko erlojua da NIOS prozesadorea eta kontrol funtzioak exekutatzeko. Emandako maiztasuna zuzena bada, user_led_g[1] txandakatzen da segundo bakoitzean.
• refclk_fmcb_p tasa finkoko erreferentzia-erlojua da transceptoresak pizteko kalibratzeko. Lehenespenez 625 MHz da, baina edozein maiztasunekoa izan daiteke.
• fmcb_gbtclk_m2c_p_0 HDMI RXrako TMDS erlojua da. Erloju hau HDMI TX transceptoreak gidatzeko ere erabiltzen da. Ematen den maiztasuna 148.5 MHz bada, user_led_g[0] txandakatzen da segundo bakoitzean.

Hardwarearen konfigurazioa

HDMI PHY Intel FPGA IP diseinua adibidezample HDMI 2.0b gai da eta loop-through erakustaldia egiten du HDMI bideo-korronte estandar baterako.

Hardwarearen proba exekutatzeko, konektatu HDMI gaitutako gailu bat, hala nola, HDMI interfazea duen txartel grafiko bat, Bitec HDMI 2.0 alaba-txarteleko HDMI RX konektorera, datuak transceptor RX blokera eta HDMI RXra bideratzen dituena.

1. HDMI konketa-ak ataka bideo-korronte estandar batean deskodetzen du eta erlojua berreskuratzeko nukleora bidaltzen du.
2. HDMI RX nukleoak bideo, laguntzaile eta audio datuak deskodetzen ditu AXI4-stream interfazearen bidez HDMI TX nukleora.
3. FMC alaba txartelaren HDMI iturburu atakak irudia monitore batera transmititzen du.
4. Sakatu cpu_resetn botoia behin sistema berrezartzeko.
   Oharra: Beste Intel FPGA garapen-plaka bat erabili nahi baduzu, gailuaren esleipenak eta pin esleipenak aldatu behar dituzu. Transceptoraren ezarpen analogikoa Intel Arria 10 FPGA garapen kitrako eta Bitec HDMI 2.0 alaba txartelerako probatu da. Zure taularen ezarpenak alda ditzakezu.

HDMI PHY Intel-erako dokumentuen berrikuspenaren historia
FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2022.07.20	22.2	1.0.0	Hasierako kaleratzea.

Dokumentuak / Baliabideak

intel HDMI PHY FPGA IP Diseinua Adibample [pdfErabiltzailearen gida HDMI PHY FPGA IP Diseinua Adibample, HDMI PHY, FPGA IP Diseinua Adibample, HDMI PHY IP Diseinua Adibample, FPGA IP Diseinua Adibample, IP Diseinua Adibample, 732781

Erreferentziak

• Erabiltzailearen eskuliburua