intel HDMI PHY FPGA IP Disseny Example Guia de l'usuari
Disseny PHY HDMI Example Guia d'inici ràpid per a dispositius Intel® Arria® 10
El disseny HDMI PHY Intel® FPGA IP exampel per a dispositius Intel Arria® 10 inclou un disseny de retransmissió HDMI 2.0 RX-TX que admet la compilació i les proves de maquinari.
Quan genereu un disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari.
Figura 1. Etapes de desenvolupament
Informació relacionada
HDMI PHY Intel FPGA IP Guia d'usuari
Generació del Disseny
Utilitzeu l'editor de paràmetres IP HDMI PHY Intel FPGA al programari Intel Quartus® Prime per generar el disseny, pamples.
Figura 2. Generació del flux de disseny
- Creeu un projecte orientat a la família de dispositius Intel Arria 10 i seleccioneu el dispositiu desitjat.
- Al Catàleg IP, localitzeu i feu doble clic a Protocols d'interfície ➤ Àudio i vídeo ➤ HDMI TX PHY Intel FPGA IP (o HDMI RX PHY Intel FPGA IP). Apareix la finestra Variant IP nova o Variació IP nova.
- Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file anomenat .ip o .qsys.
- Feu clic a D'acord. Apareix l'editor de paràmetres.
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel
Corporació o les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
Altres noms i marques es poden reclamar com a propietat d'altres. - Sobre el disseny Examppestanya, seleccioneu Arria 10 HDMI RX-TX Retransmit.
- Seleccioneu Simulació per generar el banc de proves i seleccioneu Síntesi per generar el disseny de maquinari, pample.
Heu de seleccionar almenys una d'aquestes opcions per generar el disseny example files.
Si seleccioneu tots dos, el temps de generació és més llarg. - Per Generar File Format, seleccioneu Verilog o VHDL.
- Per a Target Development Kit, seleccioneu Intel Arria 10 GX FPGA Development
Kit. Si seleccioneu un kit de desenvolupament, el dispositiu de destinació canvia perquè coincideixi amb el dispositiu de la placa de destinació. Per al kit de desenvolupament Intel Arria 10 GX FPGA, el dispositiu predeterminat és 10AX115S2F4I1SG. - Feu clic a Genera Exampel Disseny.
Compilació i prova del disseny
Per compilar i executar una prova de demostració sobre el maquinari exampel disseny, seguiu aquests passos:
- Assegureu-vos de maquinari exampla generació del disseny s'ha completat.
- Inicieu el programari Intel Quartus Prime i obriu el .qpf file: /quartus/a10_hdmi2_demo.qpf
- Feu clic a Processament ➤ Inicia la compilació.
- Després d'una compilació reeixida, un .sof file es genera al quartus/output_filedirectori s.
- Connecteu la targeta filla Bitec HDMI 2.0 FMC Rev 11 al port FMC incorporat B (J2).
- Connecteu TX (P1) de la targeta filla Bitec FMC a una font de vídeo externa.
- Connecteu RX (P2) de la targeta filla Bitec FMC a una pica de vídeo externa o analitzador de vídeo.
- Assegureu-vos que tots els interruptors de la placa de desenvolupament estiguin en la posició predeterminada.
- Configureu el dispositiu Intel Arria 10 seleccionat a la placa de desenvolupament mitjançant el .sof generat file (Eines ➤ Programador).
- L'analitzador hauria de mostrar el vídeo generat des de la font. Compilació i prova del disseny
Informació relacionada
Guia d'usuari del kit de desenvolupament d'Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP Disseny Example Paràmetres
Taula 1. HDMI PHY Intel FPGA IP Disseny ExampParàmetres per a Intel Arria 10
Dispositius
Aquestes opcions només estan disponibles per a dispositius Intel Arria 10.
| Paràmetre | Valor | Descripció |
| Disseny disponible Example | ||
| Seleccioneu Disseny | Arria 10 HDMI RX-TX Retransmissió | Seleccioneu el disseny example que s'ha de generar. |
| Disseny Example Files | ||
| Simulació | Activat, Desactivat | Activeu aquesta opció per generar el necessari files per al banc de proves de simulació. |
| Síntesi | Activat, Desactivat | Activeu aquesta opció per generar el necessari files per a la compilació Intel Quartus Prime i la demostració de maquinari. |
| Format HDL generat | ||
| Generar File Format | Verilog, VHDL | Seleccioneu el vostre format HDL preferit per al disseny generat, per exempleample fileconjunt.
Nota: Aquesta opció només determina el format de la IP de nivell superior generada files. Tots els altres files (p. examples bancs de proves i nivell superior files per a la demostració de maquinari) estan en format Verilog HDL. |
| Kit de desenvolupament d'objectius | ||
| Seleccioneu el tauler | Sense kit de desenvolupament, | Seleccioneu el tauler per al disseny objectiu, example. |
| Kit de desenvolupament Arria 10 GX FPGA,
Kit de desenvolupament personalitzat |
|
|
|
||
| Dispositiu objectiu | ||
| Canvia el dispositiu objectiu | Activat, Desactivat | Activeu aquesta opció i seleccioneu la variant de dispositiu preferida per al kit de desenvolupament. |
Disseny PHY HDMI 2.0 Example
El disseny HDMI PHY Intel FPGA IP example mostra un bucle en paral·lel d'una instància HDMI que inclou tres canals RX i quatre canals TX, que funciona a velocitats de dades de fins a 6 Gbps.
El disseny HDMI PHY Intel FPGA IP generat example és el mateix que el disseny exampli generat al nucli IP HDMI Intel FPGA. Tanmateix, aquest disseny exampLe utilitza el nou àrbitre TX PHY, RX PHY i PHY en comptes d'RTL personalitzat al disseny del nucli IP HDMI Intel FPGA ex.ample.
Figura 3. Disseny HDMI 2.0 PHY Example
| Mòdul | Descripció |
| RX PHY | L'RX PHY recupera les dades HDMI sèrie i les envia al nucli HDMI RX en format paral·lel als dominis de rellotge recuperats (rx_clk[2:0]). Les dades es descodifiquen en vídeo |
| Mòdul | Descripció |
| dades que s'emetran mitjançant vídeo AXI4-stream. El RX PHY també envia senyals vid_clk i ls_clk al nucli HDMI RX mitjançant la interfície PHY. | |
| Nucli HDMI TX | El nucli HDMI TX rep dades de vídeo de flux AXI4 i les codifica en dades paral·leles en format HDMI. El nucli HDMI TX envia aquestes dades al TX PHY. |
| Nucli HDMI RX | L'IP rep les dades en sèrie del RX PHY i realitza l'alineació de dades, la desviació de canals, la descodificació TMDS, la descodificació de dades auxiliars, la descodificació de dades de vídeo, la descodificació de dades d'àudio i la descodificació. |
| TX PHY | Rep i serialitza les dades paral·leles del nucli HDMI TX i emet fluxos HDMI TMDS. El TX PHY produeix tx_clk per al nucli HDMI TX. El TX PHY també genera vid_clk i ls_clk i envia aquests senyals al nucli HDMI TX mitjançant la interfície PHY. |
| IOPLL | Genera un rellotge de flux sèrie AXI de 300 MHz per a la interfície de flux AXI4. |
| Màster I2C | Per configurar els diferents components del PCB. |
Requisits de maquinari i programari
Intel utilitza el següent maquinari i programari per provar el disseny, example.
Maquinari
- Kit de desenvolupament Intel Arria 10 GX FPGA
- Font HDMI (unitat de processador gràfic (GPU)
- Aigüera HDMI (monitor)
- Targeta filla Bitec HDMI FMC 2.0 (revisió 11)
- Cables HDMI
Programari
- Intel Quartus Prime Pro Edition (per a proves de maquinari)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (només Verilog HDL)/VCS MX o Xcelium* Simulador paral·lel
Estructura de directoris
Els directoris contenen el generat file per al disseny IP HDMI Intel FPGA example.
Figura 4. Estructura de directoris per al disseny Example
Flux de la seqüència de reconfiguració
Figura 5. Flux de seqüència de reconfiguració multivelocitat
La figura il·lustra el flux de seqüència de reconfiguració multivelocitat del controlador quan rep el flux de dades d'entrada i la freqüència del rellotge de referència, o quan el transceptor està desbloquejat.
Senyals d'interfície
Les taules mostren els senyals per al disseny IP HDMI PHY Intel FPGA, example.
Taula 3. Senyals de primer nivell
| Senyal | Direcció | Amplada | Descripció |
| Senyal d'oscil·lador a bord | |||
| clk_fpga_b3_p | Entrada | 1 | Rellotge de funcionament lliure de 100 MHz per al rellotge de referència principal |
| refclk_fmcb_p | Entrada | 1 | Rellotge de referència de velocitat fixa per al calibratge d'encesa del transceptor. És de 625 MHz per defecte, però pot ser de qualsevol freqüència |
| Pulsadors i LED d'usuari | |||
| cpu_resetn | Entrada | 1 | Reinici global |
| user_led_g | Sortida | 2 | Pantalla LED verda |
| Pins de la targeta filla HDMI FMC al port FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Entrada | 1 | Rellotge HDMI RX TMDS |
| fmcb_dp_m2c_p | Entrada | 3 | Canals de dades HDMI RX vermell, verd i blau
• Revisió 11 de la targeta filla Bitec — [0]: RX TMDS Canal 1 (verd) — [1]: RX TMDS Canal 2 (vermell) — [2]: RX TMDS Canal 0 (blau) |
| fmcb_dp_c2m_p | Sortida | 4 | Rellotge HDMI TX, canals de dades vermell, verd i blau
• Revisió 11 de la targeta filla Bitec — [0]: TX TMDS Canal 2 (vermell) — [1]: TX TMDS Canal 1 (verd) — [2]: TX TMDS Canal 0 (blau) — [3]: Canal de rellotge TX TMDS |
| fmcb_la_rx_p_9 | Entrada | 1 | Detecció de potència HDMI RX +5V |
| fmcb_la_rx_p_8 | Entrada | 1 | Detecció de connexió en calent HDMI RX |
| fmcb_la_rx_n_8 | Entrada | 1 | HDMI RX I2C SDA per a DDC i SCDC |
| fmcb_la_tx_p_10 | Entrada | 1 | HDMI RX I2C SCL per a DDC i SCDC |
| fmcb_la_tx_p_12 | Entrada | 1 | Detecció de connexió en calent HDMI TX |
| fmcb_la_tx_n_12 | Entrada | 1 | HDMI I2C SDA per a DDC i SCDC |
| fmcb_la_rx_p_10 | Entrada | 1 | HDMI I2C SCL per a DDC i SCDC |
| fmcb_la_tx_p_11 | Entrada | 1 | HDMI I2C SDA per al control de redriver |
| fmcb_la_rx_n_9 | Entrada | 1 | HDMI I2C SCL per al control de redriver |
Esquema de rellotge
El següent és l'esquema de rellotge del disseny HDMI PHY Intel FPGA IP exampLI:
- clk_fpga_b3_p és un rellotge de velocitat fixa de 100 MHz per executar el processador NIOS i les funcions de control. Si la freqüència subministrada és correcta, user_led_g[1] alterna per cada segon.
- refclk_fmcb_p és un rellotge de referència de velocitat fixa per al calibratge d'encesa dels transceptors. És de 625 MHz per defecte, però pot ser de qualsevol freqüència.
- fmcb_gbtclk_m2c_p_0 és el rellotge TMDS per a HDMI RX. Aquest rellotge també s'utilitza per conduir els transceptors HDMI TX. Si la freqüència subministrada és de 148.5 MHz, user_led_g[0] alterna per cada segon.
Configuració del maquinari
El disseny HDMI PHY Intel FPGA IP example és compatible amb HDMI 2.0b i realitza una demostració en bucle per a un flux de vídeo HDMI estàndard.
Per executar la prova de maquinari, connecteu un dispositiu habilitat per HDMI, com ara una targeta gràfica amb interfície HDMI, al connector HDMI RX de la targeta filla Bitec HDMI 2.0, que encamina les dades al bloc RX del transceptor i al HDMI RX.
- La pica HDMI descodifica el port en un flux de vídeo estàndard i l'envia al nucli de recuperació del rellotge.
- El nucli HDMI RX descodifica les dades de vídeo, auxiliars i d'àudio que es retornen mitjançant la interfície de flux AXI4 al nucli HDMI TX.
- El port d'origen HDMI de la targeta filla FMC transmet la imatge a un monitor.
- Premeu el botó cpu_resetn una vegada per dur a terme el restabliment del sistema.
Nota: Si voleu utilitzar una altra placa de desenvolupament Intel FPGA, heu de canviar les assignacions del dispositiu i les assignacions de pins. La configuració analògica del transceptor es prova per al kit de desenvolupament Intel Arria 10 FPGA i la targeta filla Bitec HDMI 2.0. Podeu modificar la configuració del vostre propi tauler.
Historial de revisions de documents per a HDMI PHY Intel
Disseny IP FPGA Example Guia de l'usuari
| Versió del document | Versió Intel Quartus Prime | Versió IP | Canvis |
| 2022.07.20 | 22.2 | 1.0.0 | Alliberament inicial. |
Documents/Recursos
 |
intel HDMI PHY FPGA IP Disseny Example [pdfGuia de l'usuari HDMI PHY FPGA IP Disseny Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Disseny Example, FPGA IP Design Example, Disseny IP Exampel, 732781 |
