intel HDMI PHY FPGA IP dizajn Prample Používateľská príručka

Dizajn HDMI PHY naprample Stručná úvodná príručka pre zariadenia Intel® Arria® 10

Dizajn HDMI PHY Intel® FPGA IP example pre zariadenia Intel Arria® 10 obsahuje dizajn opätovného prenosu HDMI 2.0 RX-TX, ktorý podporuje kompiláciu a testovanie hardvéru.
Keď vytvoríte dizajn naprample, editor parametrov automaticky vytvorí fileJe potrebné simulovať, kompilovať a testovať dizajn v hardvéri.

Obrázok 1. Vývojové kroky

Súvisiace informácie
HDMI PHY Intel FPGA IP Užívateľská príručka

Generovanie dizajnu

Použite editor parametrov IP HDMI PHY Intel FPGA v softvéri Intel Quartus® Prime na vytvorenie návrhu napramples.

Obrázok 2. Generovanie návrhového toku

1. Vytvorte projekt zameraný na rodinu zariadení Intel Arria 10 a vyberte požadované zariadenie.
2. V katalógu IP nájdite a dvakrát kliknite na položku Protokoly rozhrania ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (alebo HDMI RX PHY Intel FPGA IP). Zobrazí sa okno Nový variant IP alebo Nová variácia IP.
3. Zadajte názov najvyššej úrovne pre vlastnú variáciu adresy IP. Editor parametrov uloží nastavenia variácie IP do a file s názvom .ip alebo .qsys.
4. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov.
   Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel
   korporácie alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
   Iné názvy a značky môžu byť majetkom iných.
5. Na Design Exampna karte vyberte položku Arria 10 HDMI RX-TX Retransmit.
6. Vyberte Simulácia na vygenerovanie testovacej plochy a vyberte Syntéza na vygenerovanie hardvérového dizajnu naprample.
   Ak chcete vytvoriť návrh, musíte vybrať aspoň jednu z týchto možnostíample files.
   Ak vyberiete obe, čas generovania bude dlhší.
7. Pre Generovať File Format, vyberte Verilog alebo VHDL.
8. Pre Target Development Kit vyberte Intel Arria 10 GX FPGA Development
   Súprava. Ak vyberiete vývojovú súpravu, cieľové zariadenie sa zmení tak, aby zodpovedalo zariadeniu na cieľovej doske. Pre Intel Arria 10 GX FPGA Development Kit je predvolené zariadenie 10AX115S2F4I1SG.
9. Kliknite na Generate Example Design.

Kompilácia a testovanie dizajnu

Na zostavenie a spustenie demonštračného testu na hardvéri naprample design, postupujte podľa týchto krokov:

1. Zabezpečte hardvér naprampgenerácia dizajnu je dokončená.
2. Spustite softvér Intel Quartus Prime a otvorte .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Kliknite na Spracovanie ➤ Spustiť kompiláciu.
4. Po úspešnom zostavení sa súbor .sof file sa generuje v quartus/ output_files adresárom.
5. Pripojte Bitec HDMI 2.0 FMC Daughter Card Rev 11 k FMC portu B (J2) na doske.
6. Pripojte TX (P1) dcérskej karty Bitec FMC k externému zdroju videa.
7. Pripojte RX (P2) dcérskej karty Bitec FMC k externému video umývadlu alebo video analyzátoru.
8. Uistite sa, že všetky prepínače na vývojovej doske sú v predvolenej polohe.
9. Nakonfigurujte vybrané zariadenie Intel Arria 10 na vývojovej doske pomocou vygenerovaného súboru .sof file (Nástroje ➤ Programátor).
10. Analyzátor by mal zobraziť video generované zo zdroja. Kompilácia a testovanie dizajnu

Súvisiace informácie
Používateľská príručka Intel Arria 10 FPGA Development Kit

HDMI PHY Intel FPGA IP Design Example Parametre

Tabuľka 1. HDMI PHY Intel FPGA IP Design Prample Parametre pre Intel Arria 10
Zariadenia

Tieto možnosti sú dostupné len pre zariadenia Intel Arria 10.

Parameter	Hodnota	Popis
Dostupné prevedenie naprample
Vyberte položku Dizajn	Opätovné vysielanie Arria 10 HDMI RX-TX	Vyberte dizajn naprample sa vygeneruje.

Dizajn naprample Files
Simulácia	Zapnuté, Vypnuté	Zapnutím tejto možnosti vytvoríte potrebné files pre simulačný testovací stôl.
Syntéza	Zapnuté, Vypnuté	Zapnutím tejto možnosti vytvoríte potrebné files pre kompiláciu Intel Quartus Prime a demonštráciu hardvéru.

Generovaný formát HDL
Generovať File Formátovať	Verilog, VHDL	Vyberte si preferovaný HDL formát pre vygenerovaný dizajn naprample filenastaviť. Poznámka: Táto možnosť určuje iba formát vygenerovanej IP najvyššej úrovne files. Všetky ostatné files (naprample testbenches a najvyššej úrovne files pre demonštráciu hardvéru) sú vo formáte Verilog HDL.

Target Development Kit
Vyberte dosku	Žiadna vývojová súprava,	Vyberte dosku pre cielený dizajn naprample.
	Vývojová súprava Arria 10 GX FPGA, Custom Development Kit	No Development Kit: Táto možnosť vylučuje všetky hardvérové ​​aspekty dizajnu naprample. Jadro IP nastavuje všetky priradenia pinov na virtuálne piny. Arria 10 GX FPGA Development Kit: Táto možnosť automaticky vyberie cieľové zariadenie projektu tak, aby sa zhodovalo so zariadením na tejto vývojovej súprave. Cieľové zariadenie môžete zmeniť pomocou Zmeniť cieľové zariadenie parameter, ak má vaša revízia dosky iný variant zariadenia. IP jadro nastavuje všetky priradenia pinov podľa vývojového kitu.
		Custom Development Kit: Táto možnosť umožňuje návrh naprample byť testovaný na vývojovej súprave tretej strany s Intel FPGA. Možno budete musieť nastaviť priradenia pinov sami.

Cieľové zariadenie
Zmeniť cieľové zariadenie	Zapnuté, Vypnuté	Zapnite túto možnosť a vyberte preferovaný variant zariadenia pre vývojovú súpravu.

HDMI 2.0 PHY Design Example

Dizajn HDMI PHY Intel FPGA IP example demonštruje jednu inštanciu paralelnej slučky HDMI, ktorá obsahuje tri kanály RX a štyri kanály TX, pracujúce pri rýchlosti prenosu dát až 6 Gbps.

Vygenerovaný dizajn HDMI PHY Intel FPGA IP example je rovnaký ako dizajn example generované v jadre HDMI Intel FPGA IP. Tento dizajn však naprample používa nový rozhodovací prvok TX PHY, RX PHY a PHY namiesto vlastného RTL v dizajne jadra HDMI Intel FPGA IP example.

Obrázok 3. Dizajn HDMI 2.0 PHY Prample

modul	Popis
RX PHY	RX PHY obnovuje sériové HDMI dáta a posiela ich do jadra HDMI RX v paralelnom formáte na obnovených časových doménach (rx_clk[2:0]). Dáta sa dekódujú do videa

modul	Popis
	dáta na výstup cez AXI4-stream video. RX PHY tiež posiela signály vid_clk a ls_clk do jadra HDMI RX cez rozhranie PHY.
Jadro HDMI TX	Jadro HDMI TX prijíma video dáta AXI4-stream a zakóduje ich do paralelných dát vo formáte HDMI. Jadro HDMI TX odosiela tieto údaje do TX PHY.
HDMI RX jadro	IP prijíma sériové dáta z RX PHY a vykonáva zarovnávanie dát, vyrovnanie kanálov, dekódovanie TMDS, dekódovanie pomocných dát, dekódovanie video dát, dekódovanie audio dát a dekódovanie.
TX PHY	Prijíma a serializuje paralelné dáta z jadra HDMI TX a vysiela toky HDMI TMDS. TX PHY vytvára tx_clk pre jadro HDMI TX. TX PHY tiež generuje vid_clk a ls_clk a posiela tieto signály do jadra HDMI TX cez rozhranie PHY.
IOPLL	Generuje 300 MHz sériové prúdové hodiny AXI pre rozhranie AXI4-stream.
Majster I2C	Na konfiguráciu rôznych komponentov PCB.

Hardvérové ​​a softvérové ​​požiadavky

Intel používa nasledujúci hardvér a softvér na testovanie dizajnu naprample.

Hardvér

• Vývojová súprava Intel Arria 10 GX FPGA
• Zdroj HDMI (jednotka grafického procesora (GPU)
• HDMI umývadlo (monitor)
• Dcérska karta Bitec HDMI FMC 2.0 (Revízia 11)
• HDMI káble

softvér

• Intel Quartus Prime Pro Edition (na testovanie hardvéru)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Paralelný simulátor Riviera-PRO*, VCS* (iba Verilog HDL)/VCS MX alebo Xcelium*

Adresárová štruktúra

Adresáre obsahujú vygenerované file pre HDMI dizajn Intel FPGA IP example.

Obrázok 4. Adresárová štruktúra pre návrh Príkladample

Tok sekvencie rekonfigurácie

Obrázok 5. Tok sekvencie viacrýchlostnej rekonfigurácie 

Obrázok znázorňuje tok sekvencie rekonfigurácie s viacerými rýchlosťami ovládača, keď prijíma vstupný dátový tok a referenčnú frekvenciu hodín, alebo keď je vysielač a prijímač odomknutý.

Signály rozhrania

V tabuľkách sú uvedené signály pre HDMI PHY Intel FPGA IP dizajn example.

Tabuľka 3. Signály najvyššej úrovne

Signál	Smer	šírka	Popis
Signál palubného oscilátora
clk_fpga_b3_p	Vstup	1	100 MHz voľné hodiny pre referenčné hodiny jadra
refclk_fmcb_p	Vstup	1	Referenčné hodiny s pevnou frekvenciou pre kalibráciu transceivera pri zapnutí. Štandardne je 625 MHz, ale môže mať akúkoľvek frekvenciu

Používateľské tlačidlá a LED diódy
cpu_resetn	Vstup	1	Globálny reset
user_led_g	Výstup	2	Zelený LED displej

Piny dcérskej karty HDMI FMC na porte FMC B
fmcb_gbtclk_m2c_p_0	Vstup	1	Hodiny HDMI RX TMDS
fmcb_dp_m2c_p	Vstup	3	Dátové kanály HDMI RX červený, zelený a modrý • Revízia 11 dcérskej karty Bitec — [0]: RX TMDS kanál 1 (zelený) — [1]: RX TMDS kanál 2 (červený) — [2]: RX TMDS kanál 0 (modrý)
fmcb_dp_c2m_p	Výstup	4	Hodiny HDMI TX, červené, zelené a modré dátové kanály • Revízia 11 dcérskej karty Bitec — [0]: TX TMDS kanál 2 (červený) — [1]: TX TMDS kanál 1 (zelený) — [2]: TX TMDS kanál 0 (modrý) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Vstup	1	Detekcia napájania HDMI RX +5V
fmcb_la_rx_p_8	Vstup	1	Detekcia hot plug HDMI RX
fmcb_la_rx_n_8	Vstup	1	HDMI RX I2C SDA pre DDC a SCDC
fmcb_la_tx_p_10	Vstup	1	HDMI RX I2C SCL pre DDC a SCDC
fmcb_la_tx_p_12	Vstup	1	Detekcia horúcej zástrčky HDMI TX
fmcb_la_tx_n_12	Vstup	1	HDMI I2C SDA pre DDC a SCDC
fmcb_la_rx_p_10	Vstup	1	HDMI I2C SCL pre DDC a SCDC
fmcb_la_tx_p_11	Vstup	1	HDMI I2C SDA pre redriver ovládanie
fmcb_la_rx_n_9	Vstup	1	HDMI I2C SCL pre redriver ovládanie

Schéma taktovania

Nasleduje schéma taktovania HDMI PHY Intel FPGA IP design example:

• clk_fpga_b3_p sú hodiny s pevnou frekvenciou 100 MHz na spustenie procesora NIOS a riadiacich funkcií. Ak je zadaná frekvencia správna, user_led_g[1] sa prepína každú sekundu.
• refclk_fmcb_p sú referenčné hodiny s pevnou frekvenciou na kalibráciu vysielačov a prijímačov pri zapnutí. Štandardne je 625 MHz, ale môže mať akúkoľvek frekvenciu.
• fmcb_gbtclk_m2c_p_0 sú hodiny TMDS pre HDMI RX. Tieto hodiny sa tiež používajú na riadenie vysielačov a prijímačov HDMI TX. Ak je dodávaná frekvencia 148.5 MHz, user_led_g[0] sa prepína každú sekundu.

Nastavenie hardvéru

Dizajn HDMI PHY Intel FPGA IP example je kompatibilný s HDMI 2.0b a vykonáva ukážku slučky pre štandardný tok videa HDMI.

Ak chcete spustiť test hardvéru, pripojte zariadenie s podporou HDMI, ako je napríklad grafická karta s rozhraním HDMI, ku konektoru HDMI RX na dcérskej karte Bitec HDMI 2.0, ktorý smeruje údaje do bloku RX transceivera a HDMI RX.

1. Sink HDMI dekóduje port na štandardný video stream a odošle ho do jadra obnovy hodín.
2. Jadro HDMI RX dekóduje obrazové, prídavné a zvukové údaje, ktoré sa majú vrátiť späť cez rozhranie AXI4-stream do jadra HDMI TX.
3. Zdrojový port HDMI dcérskej karty FMC prenáša obraz na monitor.
4. Jedným stlačením tlačidla cpu_resetn vykonáte reset systému.
   Poznámka: Ak chcete použiť inú vývojovú dosku Intel FPGA, musíte zmeniť priradenia zariadení a priradenia pinov. Analógové nastavenie transceivera je testované pre vývojovú súpravu Intel Arria 10 FPGA a dcérsku kartu Bitec HDMI 2.0. Môžete upraviť nastavenia pre svoju vlastnú dosku.

História revízií dokumentu pre HDMI PHY Intel
FPGA IP Design Prample Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2022.07.20	22.2	1.0.0	Prvotné uvoľnenie.

Dokumenty / zdroje

intel HDMI PHY FPGA IP dizajn Prample [pdf] Používateľská príručka HDMI PHY FPGA IP dizajn Prample, HDMI PHY, FPGA IP Design Prample, HDMI PHY IP Design Prample, FPGA IP Design Prample, IP Design Prample, 732781

Referencie

• Používateľská príručka