intel HDMI PHY FPGA IP Design Example Ghidul utilizatorului

HDMI PHY Design Example Ghid de pornire rapidă pentru dispozitivele Intel® Arria® 10

Designul HDMI PHY Intel® FPGA IP de exampfișierul pentru dispozitivele Intel Arria® 10 are un design de retransmisie HDMI 2.0 RX-TX care acceptă compilarea și testarea hardware.
Când generați un design example, editorul de parametri creează automat fileeste necesar pentru a simula, compila și testa designul în hardware.

Figura 1. Etapele dezvoltării

Informații conexe
Ghid de utilizare HDMI PHY Intel FPGA IP

Generarea Designului

Utilizați editorul de parametri HDMI PHY Intel FPGA IP din software-ul Intel Quartus® Prime pentru a genera designul de examples.

Figura 2. Generarea fluxului de proiectare

1. Creați un proiect care vizează familia de dispozitive Intel Arria 10 și selectați dispozitivul dorit.
2. În Catalogul IP, localizați și faceți dublu clic pe Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (sau HDMI RX PHY Intel FPGA IP). Apare fereastra New IP Variant sau New IP Variation.
3. Specificați un nume de nivel superior pentru variația IP personalizată. Editorul de parametri salvează setările pentru variația IP în a file numit .ip sau .qsys.
4. Faceți clic pe OK. Apare editorul de parametri.
   Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel
   Corporation sau filialele sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
   Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
5. Pe Design Example, selectați Arria 10 HDMI RX-TX Retransmit.
6. Selectați Simulare pentru a genera bancul de testare și selectați Sinteză pentru a genera designul hardware, de example.
   Trebuie să selectați cel puțin una dintre aceste opțiuni pentru a genera designul de example files.
   Dacă le selectați pe ambele, timpul de generare este mai lung.
7. Pentru Generare File Formatați, selectați Verilog sau VHDL.
8. Pentru Target Development Kit, selectați Intel Arria 10 GX FPGA Development
   Kit. Dacă selectați un kit de dezvoltare, atunci dispozitivul țintă se modifică pentru a se potrivi cu dispozitivul de pe placa țintă. Pentru kitul de dezvoltare Intel Arria 10 GX FPGA, dispozitivul implicit este 10AX115S2F4I1SG.
9. Faceți clic pe Generare example Design.

Compilarea și testarea designului

Pentru a compila și a rula un test demonstrativ pe hardware, exampdesignul, urmați acești pași:

1. Asigurați-vă că hardware-ul de exampgenerarea designului este completă.
2. Lansați software-ul Intel Quartus Prime și deschideți .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Faceți clic pe Procesare ➤ Porniți compilarea.
4. După o compilare reușită, un .sof file este generat în quartus/output_filedirectorul lui.
5. Conectați Bitec HDMI 2.0 FMC Daughter Card Rev 11 la portul B FMC de la bord (J2).
6. Conectați TX (P1) a plăcii fiice Bitec FMC la o sursă video externă.
7. Conectați RX (P2) a plăcii fiice Bitec FMC la o chiuvetă video externă sau la un analizor video.
8. Asigurați-vă că toate comutatoarele de pe placa de dezvoltare sunt în poziția implicită.
9. Configurați dispozitivul Intel Arria 10 selectat pe placa de dezvoltare folosind .sof generat file (Instrumente ➤ Programator).
10. Analizorul ar trebui să afișeze videoclipul generat de la sursă. Compilarea și testarea designului

Informații conexe
Ghid de utilizare pentru kitul de dezvoltare Intel Arria 10 FPGA

HDMI PHY Intel FPGA IP Design Example Parametri

Tabelul 1. HDMI PHY Intel FPGA IP Design ExampParametrii pentru Intel Arria 10
Dispozitive

Aceste opțiuni sunt disponibile numai pentru dispozitivele Intel Arria 10.

Parametru	Valoare	Descriere
Design disponibil Example
Selectați Design	Retransmitere Arria 10 HDMI RX-TX	Selectați designul de example care urmează să fie generat.

Design Example Files
Simulare	Pornit, oprit	Activați această opțiune pentru a genera necesarul files pentru bancul de teste de simulare.
Sinteză	Pornit, oprit	Activați această opțiune pentru a genera necesarul files pentru compilarea Intel Quartus Prime și demonstrația hardware.

Format HDL generat
Genera File Format	Verilog, VHDL	Selectați formatul HDL preferat pentru designul generat, de example fileset. Nota: Această opțiune determină doar formatul pentru IP-ul de nivel superior generat files. Toti ceilalti files (de exemplu, example bancuri de testare și nivel superior files pentru demonstrația hardware) sunt în format Verilog HDL.

Kit de dezvoltare a țintei
Selectați Board	Fără kit de dezvoltare,	Selectați placa pentru designul vizat, example.
	Kit de dezvoltare Arria 10 GX FPGA, Kit de dezvoltare personalizat	Fără kit de dezvoltare: această opțiune exclude toate aspectele hardware pentru design, de example. Nucleul IP setează toate asignările de pin la pini virtuali. Kit de dezvoltare Arria 10 GX FPGA: Această opțiune selectează automat dispozitivul țintă al proiectului pentru a se potrivi cu dispozitivul din acest kit de dezvoltare. Puteți schimba dispozitivul țintă folosind Schimbați dispozitivul țintă parametru dacă revizuirea plăcii dvs. are o altă variantă de dispozitiv. Nucleul IP stabilește toate asignările de pin în conformitate cu kitul de dezvoltare.
		Kit de dezvoltare personalizat: Această opțiune permite proiectarea de example va fi testat pe un kit de dezvoltare terță parte cu un Intel FPGA. Este posibil să fie nevoie să setați alocarea pinului pe cont propriu.

Dispozitivul țintă
Schimbați dispozitivul țintă	Pornit, oprit	Activați această opțiune și selectați varianta de dispozitiv preferată pentru kitul de dezvoltare.

HDMI 2.0 PHY Design Example

Designul HDMI PHY Intel FPGA IP de example demonstrează o buclă inversă paralelă a unei instanțe HDMI care cuprinde trei canale RX și patru canale TX, care funcționează la rate de date de până la 6 Gbps.

Designul generat HDMI PHY Intel FPGA IP de example este același cu designul exampchi-ul generat în nucleul HDMI Intel FPGA IP. Cu toate acestea, acest design example folosește noul arbitru TX PHY, RX PHY și PHY în loc de RTL personalizat în designul de bază HDMI Intel FPGA IP ex.ample.

Figura 3. HDMI 2.0 PHY Design Example

Modul	Descriere
RX PHY	RX PHY recuperează datele HDMI seriale și le trimite la miezul HDMI RX în format paralel pe domeniile de ceas recuperate (rx_clk[2:0]). Datele sunt decodificate în video

Modul	Descriere
	date care urmează să fie transmise prin intermediul unui flux video AXI4. RX PHY trimite, de asemenea, semnale vid_clk și ls_clk către miezul HDMI RX prin interfața PHY.
Nucleu HDMI TX	Nucleul HDMI TX primește date video AXI4-stream și le codifică în date paralele în format HDMI. Nucleul HDMI TX trimite aceste date către TX PHY.
HDMI RX Core	IP-ul primește datele seriale de la RX PHY și efectuează alinierea datelor, alinierea canalului, decodarea TMDS, decodificarea datelor auxiliare, decodificarea datelor video, decodarea datelor audio și decodarea.
TX PHY	Primește și serializează datele paralele de la miezul HDMI TX și scoate fluxuri HDMI TMDS. TX PHY produce tx_clk pentru nucleul HDMI TX. TX PHY generează, de asemenea, vid_clk și ls_clk și trimite aceste semnale către miezul HDMI TX prin interfața PHY.
IOPLL	Generează ceasul de flux serial AXI de 300 MHz pentru interfața de flux AXI4.
I2C Master	Pentru a configura diferitele componente PCB.

Cerințe hardware și software

Intel folosește următorul hardware și software pentru a testa designul, de example.

Hardware

• Kit de dezvoltare Intel Arria 10 GX FPGA
• Sursă HDMI (unitate de procesor grafic (GPU)
• Chiuvetă HDMI (monitor)
• Placă fiică Bitec HDMI FMC 2.0 (Reviziunea 11)
• Cabluri HDMI

Software

• Intel Quartus Prime Pro Edition (pentru testarea hardware)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (numai Verilog HDL)/VCS MX sau Xcelium* Simulator paralel

Structura directorului

Directoarele conțin cele generate file pentru designul HDMI Intel FPGA IP example.

Figura 4. Structura directorului pentru proiectare Example

Fluxul secvenței de reconfigurare

Figura 5. Fluxul secvenței de reconfigurare cu mai multe rate 

Figura ilustrează fluxul secvenței de reconfigurare multi-rate a controlerului atunci când primește fluxul de date de intrare și frecvența ceasului de referință sau când transceiver-ul este deblocat.

Semnale de interfață

Tabelele listează semnalele pentru designul IP HDMI PHY Intel FPGA de example.

Tabelul 3. Semnale de nivel superior

Semnal	Direcţie	Lăţime	Descriere
Semnal oscilator la bord
clk_fpga_b3_p	Intrare	1	Ceas liber de 100 MHz pentru ceasul de referință de bază
refclk_fmcb_p	Intrare	1	Ceas de referință cu frecvență fixă ​​pentru calibrarea la pornire a transceiver-ului. Este 625 MHz în mod implicit, dar poate fi de orice frecvență

Butoane și LED-uri pentru utilizator
cpu_resetn	Intrare	1	Resetare globală
user_led_g	Ieșire	2	Afișaj LED verde

Pinuri pentru cardul fiică HDMI FMC pe portul B FMC
fmcb_gbtclk_m2c_p_0	Intrare	1	Ceas HDMI RX TMDS
fmcb_dp_m2c_p	Intrare	3	Canale de date HDMI RX roșu, verde și albastru • Cartea fiică Bitec revizuirea 11 — [0]: RX TMDS Canal 1 (verde) — [1]: RX TMDS Canal 2 (roșu) — [2]: RX TMDS Canal 0 (albastru)
fmcb_dp_c2m_p	Ieșire	4	Ceas HDMI TX, canale de date roșu, verde și albastru • Cartea fiică Bitec revizuirea 11 — [0]: TX TMDS Canal 2 (roșu) — [1]: TX TMDS Canal 1 (verde) — [2]: TX TMDS Canal 0 (albastru) — [3]: Canal de ceas TX TMDS
fmcb_la_rx_p_9	Intrare	1	Detectare putere HDMI RX +5V
fmcb_la_rx_p_8	Intrare	1	Detectare conectare la cald HDMI RX
fmcb_la_rx_n_8	Intrare	1	HDMI RX I2C SDA pentru DDC și SCDC
fmcb_la_tx_p_10	Intrare	1	HDMI RX I2C SCL pentru DDC și SCDC
fmcb_la_tx_p_12	Intrare	1	Detectare conectare la cald HDMI TX
fmcb_la_tx_n_12	Intrare	1	HDMI I2C SDA pentru DDC și SCDC
fmcb_la_rx_p_10	Intrare	1	HDMI I2C SCL pentru DDC și SCDC
fmcb_la_tx_p_11	Intrare	1	HDMI I2C SDA pentru controlul redriverului
fmcb_la_rx_n_9	Intrare	1	HDMI I2C SCL pentru controlul redriverului

Schema de ceas

Următoarea este schema de sincronizare a designului HDMI PHY Intel FPGA IP de examppe:

• clk_fpga_b3_p este un ceas cu frecvență fixă ​​de 100 MHz pentru rularea procesorului NIOS și a funcțiilor de control. Dacă frecvența furnizată este corectă, user_led_g[1] comută pentru fiecare secundă.
• refclk_fmcb_p este un ceas de referință cu rată fixă ​​pentru calibrarea la pornire a transceiver-urilor. Este 625 MHz în mod implicit, dar poate fi de orice frecvență.
• fmcb_gbtclk_m2c_p_0 este ceasul TMDS pentru HDMI RX. Acest ceas este folosit și pentru a conduce transceiver-urile HDMI TX. Dacă frecvența furnizată este de 148.5 MHz, user_led_g[0] comută pentru fiecare secundă.

Configurare hardware

Designul HDMI PHY Intel FPGA IP de example este compatibil HDMI 2.0b și efectuează o demonstrație în buclă pentru un flux video HDMI standard.

Pentru a rula testul hardware, conectați un dispozitiv compatibil HDMI, cum ar fi o placă grafică cu interfață HDMI, la conectorul HDMI RX de pe placa fiică Bitec HDMI 2.0, care direcționează datele către blocul transceiver RX și HDMI RX.

1. Chiuveta HDMI decodifică portul într-un flux video standard și îl trimite la nucleul de recuperare a ceasului.
2. Nucleul HDMI RX decodifică datele video, auxiliare și audio pentru a fi redate prin interfața AXI4-stream la miezul HDMI TX.
3. Portul sursă HDMI al cardului secundar FMC transmite imaginea către un monitor.
4. Apăsați butonul cpu_resetn o dată pentru a efectua resetarea sistemului.
   Nota: Dacă doriți să utilizați o altă placă de dezvoltare Intel FPGA, trebuie să modificați alocarea dispozitivelor și alocarea pinilor. Setarea analogică a transceiver-ului este testată pentru kitul de dezvoltare Intel Arria 10 FPGA și cardul fiică Bitec HDMI 2.0. Puteți modifica setările pentru propria dvs. placă.

Istoricul revizuirilor documentelor pentru HDMI PHY Intel
FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2022.07.20	22.2	1.0.0	Lansare inițială.

Documente/Resurse

intel HDMI PHY FPGA IP Design Example [pdfGhid de utilizare HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Example, 732781

Referințe

• Manual de utilizare