إنتل HDMI PHY FPGA IP Design Example دليل المستخدم

مثال على تصميم HDMI PHYample دليل البدء السريع لأجهزة Intel® Arria® 10

تصميم HDMI PHY Intel® FPGA IP على سبيل المثالampيتميز le لأجهزة Intel Arria® 10 بتصميم إعادة الإرسال HDMI 2.0 RX-TX الذي يدعم التجميع واختبار الأجهزة.
عندما تقوم بإنشاء تصميم سابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره.

الشكل 1. خطوات التطوير

معلومات ذات صلة
دليل مستخدم HDMI PHY Intel FPGA IP

توليد التصميم

استخدم محرر معلمات HDMI PHY Intel FPGA IP في برنامج Intel Quartus® Prime لإنشاء التصميم على سبيل المثالampليز.

الشكل 2. إنشاء تدفق التصميم

1. قم بإنشاء مشروع يستهدف عائلة أجهزة Intel Arria 10 وحدد الجهاز المطلوب.
2. في كتالوج IP ، حدد موقع بروتوكولات الواجهة ثم انقر نقرًا مزدوجًا فوقها ➤ الصوت والفيديو ➤ HDMI TX PHY Intel FPGA IP (أو HDMI RX PHY Intel FPGA IP). تظهر نافذة New IP Variant أو New IP Variation.
3. حدد اسم المستوى الأعلى لنوع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file مسمى .ip أو .qsys.
4. انقر فوق موافق. يظهر محرر المعلمة.
   شركة إنتل. كل الحقوق محفوظة. Intel وشعار Intel وعلامات Intel الأخرى هي علامات تجارية لشركة Intel
   شركة أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
   يمكن المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
5. على التصميم السابقampعلامة التبويب le ، حدد Arria 10 HDMI RX-TX Retransmit.
6. حدد Simulation لإنشاء testbench ، وحدد Synthesis لإنشاء تصميم الأجهزة على سبيل المثالampليه.
   يجب عليك تحديد واحد على الأقل من هذه الخيارات لإنشاء مثال على التصميمample files.
   إذا قمت بتحديد كليهما ، فسيكون وقت التوليد أطول.
7. لتوليد File تنسيق ، حدد Verilog أو VHDL.
8. بالنسبة لـ Target Development Kit ، حدد Intel Arria 10 GX FPGA Development
   عدة. إذا حددت مجموعة أدوات تطوير ، فسيتم تغيير الجهاز المستهدف لمطابقة الجهاز الموجود على اللوحة المستهدفة. بالنسبة لمجموعة تطوير Intel Arria 10 GX FPGA ، الجهاز الافتراضي هو 10AX115S2F4I1SG.
9. انقر فوق إنشاء Exampلو التصميم.

تجميع واختبار التصميم

لتجميع وتشغيل اختبار توضيحي على الأجهزة السابقةample design ، اتبع الخطوات التالية:

1. تأكد من الأجهزة السابقةampجيل تصميم لو كاملة.
2. قم بتشغيل برنامج Intel Quartus Prime وافتح ملف .qpf file: /quartus/a10_hdmi2_demo.qpf
3. انقر فوق معالجة ➤ بدء التجميع.
4. بعد تجميع ناجح ، أ file تم إنشاؤه في الربع / الإخراج_fileدليل s.
5. قم بتوصيل بطاقة ابنة Bitec HDMI 2.0 FMC Rev 11 بمنفذ FMC B (J2) الموجود على اللوحة.
6. قم بتوصيل TX (P1) لبطاقة ابنة Bitec FMC بمصدر فيديو خارجي.
7. قم بتوصيل RX (P2) لبطاقة ابنة Bitec FMC بحوض فيديو خارجي أو محلل فيديو.
8. تأكد من أن جميع مفاتيح لوحة التطوير في الوضع الافتراضي.
9. قم بتكوين جهاز Intel Arria 10 المحدد على لوحة التطوير باستخدام ملف .sof file (أدوات ➤ مبرمج).
10. يجب أن يعرض المحلل الفيديو الذي تم إنشاؤه من المصدر. تجميع واختبار التصميم

معلومات ذات صلة
دليل مستخدم مجموعة تطوير Intel Arria 10 FPGA

HDMI PHY إنتل FPGA IP Design Exampلو المعلمات

الجدول 1. HDMI PHY Intel FPGA IP Design Example معلمات Intel Arria 10
الأجهزة

هذه الخيارات متاحة لأجهزة Intel Arria 10 فقط.

المعلمة	قيمة	وصف
متاح تصميم على سبيل المثالample
حدد التصميم	إعادة الإرسال Arria 10 HDMI RX-TX	حدد التصميم على سبيل المثالample ليتم إنشاؤها.

مثال على التصميمample Files
محاكاة	في ، قبالة	قم بتشغيل هذا الخيار لإنشاء ملف fileمنضدة اختبار المحاكاة.
توليف	في ، قبالة	قم بتشغيل هذا الخيار لإنشاء ملف files لتجميع Intel Quartus Prime وعرض الأجهزة.

تنسيق HDL الذي تم إنشاؤه
يولد File شكل	فيريلوج ، VHDL	حدد تنسيق HDL المفضل لديك للتصميم الذي تم إنشاؤه على سبيل المثالample fileتعيين. ملحوظة: يحدد هذا الخيار فقط تنسيق IP ذي المستوى الأعلى الذي تم إنشاؤه fileس. كل الآخرين files (على سبيل المثال ، على سبيل المثال ،ample testbenches والمستوى الأعلى fileلعرض الأجهزة) بتنسيق Verilog HDL.

مجموعة أدوات تطوير الهدف
حدد لوحة	لا توجد مجموعة أدوات تطوير ،	حدد اللوحة للتصميم المستهدف على سبيل المثالampليه.
	مجموعة تطوير Arria 10 GX FPGA ، مجموعة أدوات التطوير المخصصة	لا توجد مجموعة أدوات تطوير: يستبعد هذا الخيار جميع جوانب الأجهزة للتصميم على سبيل المثالampجنيه. يقوم IP core بتعيين جميع تعيينات الدبوس إلى دبابيس افتراضية. Arria 10 GX FPGA Development Kit: يقوم هذا الخيار تلقائيًا بتحديد الجهاز المستهدف للمشروع لمطابقة الجهاز الموجود في مجموعة التطوير هذه. يمكنك تغيير الجهاز المستهدف باستخدام تغيير الجهاز الهدف المعلمة إذا كان لمراجعة اللوحة الخاصة بك متغير جهاز مختلف. يقوم IP core بتعيين جميع تعيينات الدبوس وفقًا لمجموعة التطوير.
		مجموعة أدوات التطوير المخصصة: يسمح هذا الخيار للتصميم على سبيل المثالample ليتم اختبارها على مجموعة تطوير طرف ثالث باستخدام Intel FPGA. قد تحتاج إلى تعيين تعيينات الدبوس بنفسك.

الجهاز الهدف
تغيير الجهاز الهدف	في ، قبالة	قم بتشغيل هذا الخيار وحدد متغير الجهاز المفضل لمجموعة التطوير.

مثال على تصميم HDMI 2.0 PHYample

تصميم HDMI PHY Intel FPGA IP السابقampيوضح le استرجاعًا متوازيًا لمثيل HDMI يشتمل على ثلاث قنوات RX وأربع قنوات TX ، تعمل بمعدلات بيانات تصل إلى 6 جيجابت في الثانية.

تم إنشاء تصميم HDMI PHY Intel FPGA IP على سبيل المثالample هو نفس التصميم السابقampتم إنشاؤه في نواة HDMI Intel FPGA IP. ومع ذلك ، فإن هذا التصميم السابقampيستخدم le محكم TX PHY و RX PHY و PHY الجديد بدلاً من RTL المخصص في تصميم HDMI Intel FPGA IP الأساسي exampليه.

الشكل 3. HDMI 2.0 PHY Design Example

الوحدة	وصف
RX فيزي	يستعيد RX PHY بيانات HDMI التسلسلية ويرسلها إلى قلب HDMI RX بتنسيق متوازي على نطاقات الساعة المستردة (rx_clk [2: 0]). يتم فك تشفير البيانات إلى فيديو

الوحدة	وصف
	يتم إخراج البيانات عبر فيديو بث AXI4. يرسل RX PHY أيضًا إشارات vid_clk و ls_clk إلى قلب HDMI RX عبر واجهة PHY.
HDMI TX كور	يستقبل قلب HDMI TX بيانات فيديو دفق AXI4 ويقوم بترميزها إلى بيانات متوازية بتنسيق HDMI. يرسل HDMI TX core هذه البيانات إلى TX PHY.
منفذ HDMI RX Core	يستقبل IP البيانات التسلسلية من RX PHY ويقوم بمحاذاة البيانات ، وتعديل القناة ، وفك تشفير TMDS ، وفك تشفير البيانات المساعدة ، وفك تشفير بيانات الفيديو ، وفك تشفير البيانات الصوتية ، وإزالة الترميز.
تكساس فاي	يستقبل ويتسلسل البيانات المتوازية من قلب HDMI TX ويخرج تدفقات HDMI TMDS. ينتج TX PHY tx_clk لنواة HDMI TX. ينشئ TX PHY أيضًا vid_clk و ls_clk ويرسل هذه الإشارات إلى قلب HDMI TX عبر واجهة PHY.
IOPLL	يولد ساعة دفق تسلسلي AXI 300 ميجاهرتز لواجهة تيار AXI4.
I2C ماستر	لتكوين مكونات ثنائي الفينيل متعدد الكلور المختلفة.

متطلبات الأجهزة والبرامج

تستخدم Intel الأجهزة والبرامج التالية لاختبار التصميم السابقampليه.

الأجهزة

• مجموعة تطوير Intel Arria 10 GX FPGA
• مصدر HDMI (وحدة معالج الرسومات (GPU)
• حوض HDMI (شاشة)
• بطاقة ابنة Bitec HDMI FMC 2.0 (مراجعة 11)
• كابلات HDMI

برمجة

• إصدار Intel Quartus Prime Pro (لاختبار الأجهزة)
• ModelSim * - Intel FPGA Edition ، ModelSim - Intel FPGA Starter Edition ، NCSim ،
  Riviera-PRO * أو VCS * (Verilog HDL فقط) / VCS MX أو Xcelium * Parallel simulator

بنية الدليل

الدلائل تحتوي على ملف file لتصميم HDMI Intel FPGA IP على سبيل المثالampليه.

الشكل 4. هيكل الدليل لمثال التصميمample

تدفق تسلسل إعادة التكوين

الشكل 5. تدفق تسلسل إعادة التكوين متعدد المعدلات 

يوضح الشكل تدفق تسلسل إعادة التكوين متعدد المعدلات لوحدة التحكم عندما يستقبل دفق بيانات الإدخال وتردد ساعة مرجعية ، أو عند إلغاء قفل جهاز الإرسال والاستقبال.

إشارات الواجهة

تسرد الجداول الإشارات الخاصة بتصميم HDMI PHY Intel FPGA IPampليه.

الجدول 3. إشارات المستوى الأعلى

إشارة	اتجاه	عرض	وصف
إشارة المذبذب على متن الطائرة
clk_fpga_b3_p	مدخل	1	ساعة تشغيل مجانية 100 ميجا هرتز للساعة المرجعية الأساسية
refclk_fmcb_p	مدخل	1	الساعة المرجعية ذات المعدل الثابت لمعايرة زيادة الطاقة لجهاز الإرسال والاستقبال. هو 625 ميغا هرتز بشكل افتراضي ولكن يمكن أن يكون بأي تردد

أزرار دفع المستخدم ومصابيح LED
cpu_resetn	مدخل	1	إعادة تعيين العالمية
user_led_g	الناتج	2	شاشة LED خضراء

دبابيس بطاقة ابنة HDMI FMC على منفذ FMC ب
fmcb_gbtclk_m2c_p_0	مدخل	1	ساعة HDMI RX TMDS
fmcb_dp_m2c_p	مدخل	3	قنوات بيانات HDMI RX باللون الأحمر والأخضر والأزرق • مراجعة بطاقة ابنة Bitec 11 - [0]: قناة RX TMDS 1 (أخضر) - [1]: قناة RX TMDS 2 (حمراء) - [2]: قناة RX TMDS 0 (أزرق)
fmcb_dp_c2m_p	الناتج	4	ساعة HDMI TX وقنوات بيانات حمراء وخضراء وزرقاء • مراجعة بطاقة ابنة Bitec 11 - [0]: قناة TX TMDS 2 (حمراء) - [1]: قناة TX TMDS 1 (خضراء) - [2]: قناة TX TMDS 0 (أزرق) - [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	مدخل	1	كشف طاقة HDMI RX + 5 فولت
fmcb_la_rx_p_8	مدخل	1	كشف المكونات الساخنة HDMI RX
fmcb_la_rx_n_8	مدخل	1	HDMI RX I2C SDA لـ DDC و SCDC
fmcb_la_tx_p_10	مدخل	1	HDMI RX I2C SCL لـ DDC و SCDC
fmcb_la_tx_p_12	مدخل	1	كشف المكونات الساخنة HDMI TX
fmcb_la_tx_n_12	مدخل	1	HDMI I2C SDA لـ DDC و SCDC
fmcb_la_rx_p_10	مدخل	1	HDMI I2C SCL لـ DDC و SCDC
fmcb_la_tx_p_11	مدخل	1	HDMI I2C SDA للتحكم في redriver
fmcb_la_rx_n_9	مدخل	1	HDMI I2C SCL للتحكم في redriver

مخطط تسجيل الوقت

فيما يلي مخطط تسجيل الوقت لـ HDMI PHY Intel FPGA IP design exampعلى:

• clk_fpga_b3_p هي ساعة ذات معدل ثابت 100 ميجا هرتز لتشغيل معالج NIOS ووظائف التحكم. إذا كان التردد المقدم صحيحًا ، يقوم user_led_g [1] بالتبديل لكل ثانية.
• refclk_fmcb_p هي ساعة مرجعية ذات معدل ثابت لمعايرة زيادة الطاقة لأجهزة الإرسال والاستقبال. هو 625 ميغا هرتز بشكل افتراضي ولكن يمكن أن يكون بأي تردد.
• fmcb_gbtclk_m2c_p_0 هي ساعة TMDS لـ HDMI RX. تُستخدم هذه الساعة أيضًا لقيادة أجهزة الإرسال والاستقبال HDMI TX. إذا كان التردد المزود هو 148.5 ميجا هرتز ، فإن user_led_g [0] يبدل كل ثانية.

إعداد الأجهزة

تصميم HDMI PHY Intel FPGA IP السابقample قادر على HDMI 2.0b ويقوم بإجراء عرض توضيحي لتدفق فيديو HDMI قياسي.

لتشغيل اختبار الأجهزة ، قم بتوصيل جهاز يدعم HDMI مثل بطاقة رسومات مع واجهة HDMI بموصل HDMI RX على بطاقة ابنة Bitec HDMI 2.0 ، والتي توجه البيانات إلى كتلة جهاز الإرسال والاستقبال RX و HDMI RX.

1. يقوم حوض HDMI بفك تشفير المنفذ إلى دفق فيديو قياسي وإرساله إلى مركز استعادة الساعة.
2. يقوم قلب HDMI RX بفك تشفير بيانات الفيديو والمساعدات والصوت ليتم إعادتها عبر واجهة AXI4-Stream إلى قلب HDMI TX.
3. ينقل منفذ مصدر HDMI لبطاقة ابنة FMC الصورة إلى الشاشة.
4. اضغط على زر cpu_resetn مرة واحدة لإجراء إعادة تعيين النظام.
   ملحوظة: إذا كنت ترغب في استخدام لوحة تطوير Intel FPGA أخرى ، فيجب عليك تغيير تعيينات الجهاز وتخصيصات الدبوس. تم اختبار الإعداد التناظري لجهاز الإرسال والاستقبال لمجموعة تطوير Intel Arria 10 FPGA وبطاقة ابنة Bitec HDMI 2.0. يمكنك تعديل الإعدادات الخاصة باللوحة الخاصة بك.

محفوظات مراجعة المستند لـ HDMI PHY Intel
تصميم FPGA IP السابقample دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2022.07.20	22.2	1.0.0	الإصدار الأولي.

المستندات / الموارد

إنتل HDMI PHY FPGA IP Design Example [بي دي اف] دليل المستخدم مثال على تصميم HDMI PHY FPGA IPampلو ، HDMI PHY ، FPGA IP Design Exampلو ، HDMI PHY IP Design Exampلو ، FPGA IP Design Exampلو ، IP Design Exampلو ، 732781

مراجع

• دليل المستخدم