การออกแบบ IP ของ Intel HDMI PHY FPGA เช่นample คู่มือผู้ใช้
การออกแบบ IP ของ Intel HDMI PHY FPGA เช่นample

เนื้อหา ซ่อน
1 การออกแบบ HDMI PHY เช่นample คู่มือเริ่มต้นใช้งานอย่างย่อสำหรับอุปกรณ์ Intel® Arria® 10
1.1 การสร้างการออกแบบ
1.2 รวบรวมและทดสอบการออกแบบ
2 HDMI PHY การออกแบบ IP ของ Intel FPGA เช่นampพารามิเตอร์
3 การออกแบบ HDMI 2.0 PHY เช่นample
3.1 ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์
3.2 โฟลว์ลำดับการกำหนดค่าใหม่
3.3 สัญญาณอินเทอร์เฟซ
3.4 โครงการตอกบัตร
3.5 การตั้งค่าฮาร์ดแวร์
4 ประวัติการแก้ไขเอกสารสำหรับ HDMI PHY Intel FPGA IP Design Example คู่มือผู้ใช้
5 เอกสาร / แหล่งข้อมูล
5.1 อ้างอิง
6 กระทู้ที่เกี่ยวข้อง

การออกแบบ HDMI PHY เช่นample คู่มือเริ่มต้นใช้งานอย่างย่อสำหรับอุปกรณ์ Intel® Arria® 10

การออกแบบ IP ของ HDMI PHY Intel® FPGA เช่นample สำหรับอุปกรณ์ Intel Arria® 10 มีการออกแบบการส่งสัญญาณซ้ำ HDMI 2.0 RX-TX ที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์
เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นในการจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์

รูปที่ 1 ขั้นตอนการพัฒนา
ขั้นตอนการพัฒนา

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ HDMI PHY Intel FPGA IP

การสร้างการออกแบบ

ใช้ตัวแก้ไขพารามิเตอร์ HDMI PHY Intel FPGA IP ในซอฟต์แวร์ Intel Quartus® Prime เพื่อสร้างการออกแบบ เช่นampเลส.

รูปที่ 2 การสร้างขั้นตอนการออกแบบ
การสร้างกระแสการออกแบบ

  1. สร้างโครงการที่กำหนดเป้าหมายตระกูลอุปกรณ์ Intel Arria 10 และเลือกอุปกรณ์ที่ต้องการ
  2. ใน IP Catalog ค้นหาและคลิกสองครั้งที่ Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (หรือ HDMI RX PHY Intel FPGA IP) หน้าต่าง New IP Variant หรือ New IP Variation จะปรากฏขึ้น
  3. ระบุชื่อระดับบนสุดสำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่าความแปรผันของ IP ใน a file ชื่อ .ip หรือ .qsys
  4. คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
    อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel
    บริษัทหรือบริษัทย่อย Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่มีส่วนรับผิดชอบหรือความรับผิดที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
    ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
  5. เกี่ยวกับการออกแบบampจากแท็บ เลือก Arria 10 HDMI RX-TX Retransmit
  6. เลือกการจำลองเพื่อสร้างชุดทดสอบ และเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampเล.
    คุณต้องเลือกตัวเลือกเหล่านี้อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างการออกแบบ เช่นample files.
    หากคุณเลือกทั้งสองอย่าง เวลาในการสร้างจะนานขึ้น
  7. สำหรับสร้าง File รูปแบบ เลือก Verilog หรือ VHDL
  8. สำหรับ Target Development Kit ให้เลือก Intel Arria 10 GX FPGA Development
    ชุด. หากคุณเลือกชุดพัฒนา อุปกรณ์เป้าหมายจะเปลี่ยนเพื่อให้ตรงกับอุปกรณ์บนบอร์ดเป้าหมาย สำหรับ Intel Arria 10 GX FPGA Development Kit อุปกรณ์เริ่มต้นคือ 10AX115S2F4I1SG
  9. คลิกสร้าง เช่นampเลอ ดีไซน์.
รวบรวมและทดสอบการออกแบบ

เพื่อคอมไพล์และรันการทดสอบการสาธิตบนฮาร์ดแวร์example ออกแบบ ทำตามขั้นตอนเหล่านี้:
รวบรวมและทดสอบการออกแบบ

  1. ตรวจสอบให้แน่ใจว่าฮาร์ดแวร์เช่นampการสร้างการออกแบบเลอเสร็จสมบูรณ์
  2. เปิดซอฟต์แวร์ Intel Quartus Prime และเปิด .qpf file: /quartus/a10_hdmi2_demo.qpf
  3. คลิกการประมวลผล ➤ เริ่มการคอมไพล์
  4. หลังจากคอมไพล์สำเร็จแล้ว ไฟล์ .sof file ถูกสร้างขึ้นใน quartus/ output_fileไดเร็กทอรี
  5. เชื่อมต่อการ์ดลูกสาว Bitec HDMI 2.0 FMC Rev 11 เข้ากับพอร์ต FMC B (J2) บนบอร์ด
  6. เชื่อมต่อ TX (P1) ของการ์ดลูก Bitec FMC เข้ากับแหล่งวิดีโอภายนอก
  7. เชื่อมต่อ RX (P2) ของการ์ดลูก Bitec FMC เข้ากับอ่างเก็บวิดีโอภายนอกหรือตัววิเคราะห์วิดีโอ
  8. ตรวจสอบให้แน่ใจว่าสวิตช์ทั้งหมดบนบอร์ดพัฒนาอยู่ในตำแหน่งเริ่มต้น
  9. กำหนดค่าอุปกรณ์ Intel Arria 10 ที่เลือกบนบอร์ดพัฒนาโดยใช้ .sof ที่สร้างขึ้น file (เครื่องมือ ➤ โปรแกรมเมอร์).
  10. ตัววิเคราะห์ควรแสดงวิดีโอที่สร้างจากแหล่งที่มา รวบรวมและทดสอบการออกแบบ

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ชุดพัฒนา Intel Arria 10 FPGA

HDMI PHY การออกแบบ IP ของ Intel FPGA เช่นampพารามิเตอร์

ตารางที่ 1. การออกแบบ HDMI PHY Intel FPGA IPampพารามิเตอร์สำหรับ Intel Arria 10
อุปกรณ์

ตัวเลือกเหล่านี้ใช้ได้กับอุปกรณ์ Intel Arria 10 เท่านั้น

พารามิเตอร์ ค่า คำอธิบาย
การออกแบบที่มีอยู่เช่นample
เลือกดีไซน์ การส่งสัญญาณซ้ำของ Arria 10 HDMI RX-TX เลือกการออกแบบ เช่นampไฟล์ที่จะสร้างขึ้น
การออกแบบอดีตample Files
การจำลอง เปิด, ปิด เปิดตัวเลือกนี้เพื่อสร้างสิ่งที่จำเป็น files สำหรับโต๊ะทดสอบจำลอง
สังเคราะห์ เปิด, ปิด เปิดตัวเลือกนี้เพื่อสร้างสิ่งที่จำเป็น files สำหรับการคอมไพล์ Intel Quartus Prime และการสาธิตฮาร์ดแวร์
รูปแบบ HDL ที่สร้าง
สร้าง File รูปแบบ เวอริล็อก, วีเอชดีแอล เลือกรูปแบบ HDL ที่คุณต้องการสำหรับการออกแบบที่สร้างขึ้น เช่นample fileชุด.

บันทึก: ตัวเลือกนี้กำหนดรูปแบบสำหรับ IP ระดับบนสุดที่สร้างขึ้นเท่านั้น fileส. อื่น ๆ ทั้งหมด files (เช่น เช่นampม้านั่งทดสอบและระดับสูงสุด fileสำหรับการสาธิตฮาร์ดแวร์) อยู่ในรูปแบบ Verilog HDL
ชุดพัฒนาเป้าหมาย
เลือกบอร์ด ไม่มีชุดพัฒนา เลือกบอร์ดสำหรับการออกแบบเป้าหมายเช่นampเล.
  ชุดพัฒนา Arria 10 GX FPGA

ชุดพัฒนาแบบกำหนดเอง
  • ไม่มีชุดพัฒนา: ตัวเลือกนี้ไม่รวมฮาร์ดแวร์ทั้งหมดสำหรับการออกแบบ เช่นampเลอ แกน IP ตั้งค่าการกำหนดพินทั้งหมดเป็นพินเสมือน
  • Arria 10 GX FPGA Development Kit: ตัวเลือกนี้จะเลือกอุปกรณ์เป้าหมายของโครงการโดยอัตโนมัติเพื่อให้ตรงกับอุปกรณ์ในชุดพัฒนานี้ คุณสามารถเปลี่ยนอุปกรณ์เป้าหมายโดยใช้ เปลี่ยนอุปกรณ์เป้าหมาย พารามิเตอร์หากการแก้ไขบอร์ดของคุณมีตัวแปรอุปกรณ์อื่น แกน IP ตั้งค่าการกำหนดพินทั้งหมดตามชุดการพัฒนา
   
  • Custom Development Kit: ตัวเลือกนี้อนุญาตให้ออกแบบเช่นample ได้รับการทดสอบบนชุดพัฒนาของบุคคลที่สามด้วย Intel FPGA คุณอาจต้องตั้งค่าการกำหนดพินด้วยตัวคุณเอง
อุปกรณ์เป้าหมาย
เปลี่ยนอุปกรณ์เป้าหมาย เปิด, ปิด เปิดใช้ตัวเลือกนี้และเลือกรุ่นอุปกรณ์ที่ต้องการสำหรับชุดพัฒนา

การออกแบบ HDMI 2.0 PHY เช่นample

การออกแบบ HDMI PHY Intel FPGA IP เช่นampแสดงให้เห็นการวนกลับแบบขนานของอินสแตนซ์ HDMI หนึ่งรายการซึ่งประกอบด้วยช่องสัญญาณ RX สามช่องและช่องสัญญาณ TX สี่ช่อง ซึ่งทำงานที่อัตราข้อมูลสูงสุด 6 Gbps

การออกแบบ HDMI PHY Intel FPGA IP ที่สร้างขึ้นเช่นample เหมือนกับการออกแบบเช่นampไฟล์ที่สร้างขึ้นในคอร์ HDMI Intel FPGA IP อย่างไรก็ตาม การออกแบบนี้ample ใช้ TX PHY ใหม่, RX PHY และ PHY arbiter แทน RTL แบบกำหนดเองในการออกแบบคอร์ HDMI Intel FPGA IP เช่นampเล.

รูปที่ 3 การออกแบบ HDMI 2.0 PHY เช่นample
การออกแบบ HDMI 2.0 PHY เช่นample

โมดูล คำอธิบาย
อาร์เอ็กซ์ พีวาย RX PHY กู้คืนข้อมูลซีเรียล HDMI และส่งไปยังคอร์ HDMI RX ในรูปแบบขนานบนโดเมนนาฬิกาที่กู้คืน (rx_clk[2:0]) ข้อมูลถูกถอดรหัสเป็นวิดีโอ
โมดูล คำอธิบาย
  ข้อมูลที่จะส่งออกผ่านวิดีโอสตรีม AXI4 RX PHY ยังส่งสัญญาณ vid_clk และ ls_clk ไปยังคอร์ HDMI RX ผ่านอินเทอร์เฟซ PHY
แกน HDMI TX แกน HDMI TX รับข้อมูลวิดีโอสตรีม AXI4 และเข้ารหัสเป็นข้อมูลขนานรูปแบบ HDMI แกน HDMI TX ส่งข้อมูลนี้ไปยัง TX PHY
แกน HDMI RX IP รับข้อมูลอนุกรมจาก RX PHY และดำเนินการจัดตำแหน่งข้อมูล, channeldesew, การถอดรหัส TMDS, การถอดรหัสข้อมูลเสริม, การถอดรหัสข้อมูลวิดีโอ, การถอดรหัสข้อมูลเสียง และการถอดรหัส
เท็กซัส พี.วาย รับและซีเรียลไลซ์ข้อมูลแบบขนานจากคอร์ HDMI TX และเอาต์พุตสตรีม HDMI TMDS TX PHY สร้าง tx_clk สำหรับคอร์ HDMI TX TX PHY ยังสร้าง vid_clk และ ls_clk และส่งสัญญาณเหล่านี้ไปยังแกน HDMI TX ผ่านอินเทอร์เฟซ PHY
ไอโอพีแอล สร้างนาฬิกาสตรีมอนุกรม AXI 300 MHz สำหรับอินเทอร์เฟซสตรีม AXI4
I2C มาสเตอร์ เพื่อกำหนดค่าส่วนประกอบ PCB ต่างๆ
ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์

Intel ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้เพื่อทดสอบการออกแบบ เช่นampเล.

ฮาร์ดแวร์

  • ชุดพัฒนา Intel Arria 10 GX FPGA
  • แหล่งสัญญาณ HDMI (หน่วยประมวลผลกราฟิก (GPU)
  • HDMI Sink (จอภาพ)
  • การ์ดลูก Bitec HDMI FMC 2.0 (Revision 11)
  • สาย HDMI

ซอฟต์แวร์

  • Intel Quartus Prime Pro Edition (สำหรับการทดสอบฮาร์ดแวร์)
  • ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
    Riviera-PRO*, VCS* (Verilog HDL เท่านั้น)/VCS MX หรือ Xcelium* Parallel Simulator

โครงสร้างไดเรกทอรี

ไดเร็กทอรีประกอบด้วยไฟล์ที่สร้างขึ้น file สำหรับการออกแบบ HDMI Intel FPGA IP เช่นampเล.

รูปที่ 4 โครงสร้างไดเร็กทอรีสำหรับการออกแบบ เช่นample
โครงสร้างไดเร็กทอรีสำหรับการออกแบบ เช่นample

โฟลว์ลำดับการกำหนดค่าใหม่

รูปที่ 5 โฟลว์ลำดับการกำหนดค่าใหม่แบบหลายอัตรา 

รูปภาพแสดงลำดับการกำหนดค่าใหม่แบบหลายอัตราของตัวควบคุม เมื่อได้รับกระแสข้อมูลอินพุตและความถี่สัญญาณนาฬิกาอ้างอิง หรือเมื่อตัวรับส่งสัญญาณถูกปลดล็อก
โฟลว์ลำดับการกำหนดค่าใหม่

สัญญาณอินเทอร์เฟซ

ตารางแสดงรายการสัญญาณสำหรับการออกแบบ HDMI PHY Intel FPGA IP เช่นampเล.

ตารางที่ 3. สัญญาณระดับบนสุด

สัญญาณ ทิศทาง ความกว้าง คำอธิบาย
สัญญาณออสซิลเลเตอร์ออนบอร์ด
clk_fpga_b3_p ป้อนข้อมูล 1 นาฬิกาทำงานฟรี 100 MHz สำหรับนาฬิกาอ้างอิงหลัก
refcllk_fmcb_p ป้อนข้อมูล 1 นาฬิกาอ้างอิงอัตราคงที่สำหรับการสอบเทียบการเพิ่มกำลังของตัวรับส่งสัญญาณ โดยค่าเริ่มต้นจะเป็น 625 MHz แต่สามารถเป็นความถี่ใดก็ได้
ปุ่มกดและไฟ LED สำหรับผู้ใช้
cpu_resetn ป้อนข้อมูล 1 โกลบอลรีเซ็ต
user_led_g เอาท์พุต 2 จอแสดงผล LED สีเขียว
พินการ์ดลูกสาว HDMI FMC บนพอร์ต FMC B
fmcb_gbtclk_m2c_p_0 ป้อนข้อมูล 1 นาฬิกา HDMI RX TMDS
fmcb_dp_m2c_p ป้อนข้อมูล 3 ช่องข้อมูล HDMI RX สีแดง เขียว และน้ำเงิน

• การแก้ไขบัตรลูกสาว Bitec 11

— [0]: RX TMDS ช่อง 1 (สีเขียว)

— [1]: RX TMDS ช่อง 2 (สีแดง)

— [2]: RX TMDS ช่อง 0 (สีน้ำเงิน)
fmcb_dp_c2m_p เอาท์พุต 4 นาฬิกา HDMI TX ช่องข้อมูลสีแดง เขียว และน้ำเงิน

• การแก้ไขบัตรลูกสาว Bitec 11

— [0]: TX TMDS ช่อง 2 (สีแดง)

— [1]: TX TMDS ช่อง 1 (สีเขียว)

— [2]: TX TMDS ช่อง 0 (สีน้ำเงิน)

— [3]: ช่องนาฬิกา TX TMDS
fmcb_la_rx_p_9 ป้อนข้อมูล 1 ตรวจจับกำลังไฟ HDMI RX +5V
fmcb_la_rx_p_8 ป้อนข้อมูล 1 ตรวจจับฮอตปลั๊ก HDMI RX
fmcb_la_rx_n_8 ป้อนข้อมูล 1 HDMI RX I2C SDA สำหรับ DDC และ SCDC
fmcb_la_tx_p_10 ป้อนข้อมูล 1 HDMI RX I2C SCL สำหรับ DDC และ SCDC
fmcb_la_tx_p_12 ป้อนข้อมูล 1 ตรวจจับฮอตปลั๊ก HDMI TX
fmcb_la_tx_n_12 ป้อนข้อมูล 1 HDMI I2C SDA สำหรับ DDC และ SCDC
fmcb_la_rx_p_10 ป้อนข้อมูล 1 HDMI I2C SCL สำหรับ DDC และ SCDC
fmcb_la_tx_p_11 ป้อนข้อมูล 1 HDMI I2C SDA สำหรับการควบคุม redriver
fmcb_la_rx_n_9 ป้อนข้อมูล 1 HDMI I2C SCL สำหรับการควบคุม redriver
โครงการตอกบัตร

ต่อไปนี้เป็นรูปแบบการตอกบัตรของการออกแบบ HDMI PHY Intel FPGA IP เช่นampเลอ:

  • clk_fpga_b3_p คือนาฬิกาอัตราคงที่ 100 MHz สำหรับเรียกใช้โปรเซสเซอร์ NIOS และฟังก์ชันการควบคุม หากความถี่ที่ให้มาถูกต้อง user_led_g[1] จะสลับทุกวินาที
  • refclk_fmcb_p เป็นนาฬิกาอ้างอิงอัตราคงที่สำหรับการสอบเทียบการเพิ่มกำลังของตัวรับส่งสัญญาณ โดยค่าเริ่มต้นจะเป็น 625 MHz แต่สามารถเป็นความถี่ใดก็ได้
  • fmcb_gbtclk_m2c_p_0 เป็นนาฬิกา TMDS สำหรับ HDMI RX นาฬิกานี้ยังใช้เพื่อขับเคลื่อนตัวรับส่งสัญญาณ HDMI TX หากความถี่ที่ให้มาคือ 148.5 MHz user_led_g[0] จะสลับทุกวินาที
การตั้งค่าฮาร์ดแวร์

การออกแบบ HDMI PHY Intel FPGA IP เช่นample รองรับ HDMI 2.0b และทำการสาธิตการต่อพ่วงสำหรับสตรีมวิดีโอ HDMI มาตรฐาน

ในการทดสอบฮาร์ดแวร์ ให้เชื่อมต่ออุปกรณ์ที่ใช้ HDMI เช่น การ์ดกราฟิกที่มีอินเทอร์เฟซ HDMI เข้ากับขั้วต่อ HDMI RX บนการ์ดลูก Bitec HDMI 2.0 ซึ่งส่งข้อมูลไปยังบล็อก RX ของตัวรับส่งสัญญาณและ HDMI RX

  1. ซิงก์ HDMI จะถอดรหัสพอร์ตเป็นสตรีมวิดีโอมาตรฐาน และส่งไปยังแกนกู้คืนนาฬิกา
  2. แกน HDMI RX ถอดรหัสวิดีโอ ข้อมูลเสริม และข้อมูลเสียงที่จะวนกลับผ่านอินเทอร์เฟซสตรีม AXI4 ไปยังแกน HDMI TX
  3. พอร์ตต้นทาง HDMI ของการ์ดลูกสาว FMC ส่งภาพไปยังจอภาพ
  4. กดปุ่ม cpu_resetn หนึ่งครั้งเพื่อทำการรีเซ็ตระบบ
    บันทึก: หากคุณต้องการใช้บอร์ดพัฒนา Intel FPGA อื่น คุณต้องเปลี่ยนการกำหนดอุปกรณ์และการกำหนดพิน การตั้งค่าอะนาล็อกของตัวรับส่งสัญญาณได้รับการทดสอบสำหรับชุดพัฒนา Intel Arria 10 FPGA และการ์ดลูก Bitec HDMI 2.0 คุณสามารถแก้ไขการตั้งค่าสำหรับบอร์ดของคุณเองได้

ประวัติการแก้ไขเอกสารสำหรับ HDMI PHY Intel
การออกแบบ IP ของ FPGA เช่นample คู่มือผู้ใช้

เวอร์ชันเอกสาร รุ่น Intel Quartus Prime IPVersion การเปลี่ยนแปลง
2022.07.20 22.2 1.0.0 การเปิดตัวครั้งแรก

เอกสาร / แหล่งข้อมูล

การออกแบบ IP ของ Intel HDMI PHY FPGA เช่นample [พีดีเอฟ] คู่มือการใช้งาน
การออกแบบ IP ของ HDMI PHY FPGA เช่นample, HDMI PHY, FPGA IP Design เช่นample, HDMI PHY IP Design เช่นample, FPGA IP Design เช่นampเลอ, IP Design Exampเลอ 732781

อ้างอิง

กระทู้ที่เกี่ยวข้อง

ฝากความคิดเห็น

ที่อยู่อีเมลของคุณจะไม่ถูกเผยแพร่ ช่องที่ต้องกรอกข้อมูลมีเครื่องหมาย *