intel HDMI PHY FPGA IP Reka Bentuk Example Panduan Pengguna

Reka Bentuk HDMI PHY CthampPanduan Mula Pantas untuk Peranti Intel® Arria® 10

Reka bentuk HDMI PHY Intel® FPGA IP example untuk peranti Intel Arria® 10 menampilkan reka bentuk penghantaran semula HDMI 2.0 RX-TX yang menyokong kompilasi dan ujian perkakasan.
Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan.

Rajah 1. Langkah Pembangunan

Maklumat Berkaitan
Panduan Pengguna IP FPGA Intel HDMI PHY

Menjana Reka Bentuk

Gunakan editor parameter HDMI PHY Intel FPGA IP dalam perisian Intel Quartus® Prime untuk menjana ex reka bentukamples.

Rajah 2. Menjana Aliran Reka Bentuk

1. Buat projek yang menyasarkan keluarga peranti Intel Arria 10 dan pilih peranti yang diingini.
2. Dalam Katalog IP, cari dan klik dua kali Protokol Antara Muka ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (atau HDMI RX PHY Intel FPGA IP). Tetingkap Varian IP Baharu atau Variasi IP Baharu muncul.
3. Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip atau .qsys.
4. Klik OK. Editor parameter muncul.
   Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel
   Perbadanan atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
   Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
5. Pada Reka Bentuk ExampPada tab, pilih Arria 10 HDMI RX-TX Retransmit.
6. Pilih Simulasi untuk menjana meja ujian, dan pilih Sintesis untuk menjana reka bentuk perkakasan example.
   Anda mesti memilih sekurang-kurangnya satu daripada pilihan ini untuk menjana bekas reka bentukample files.
   Jika anda memilih kedua-duanya, masa penjanaan lebih lama.
7. Untuk Menjana File Format, pilih Verilog atau VHDL.
8. Untuk Kit Pembangunan Sasaran, pilih Pembangunan FPGA Intel Arria 10 GX
   Kit. Jika anda memilih kit pembangunan, maka peranti sasaran berubah untuk dipadankan dengan peranti pada papan sasaran. Untuk Kit Pembangunan FPGA Intel Arria 10 GX, peranti lalai ialah 10AX115S2F4I1SG.
9. Klik Jana Example Reka bentuk.

Menyusun dan Menguji Reka Bentuk

Untuk menyusun dan menjalankan ujian demonstrasi pada perkakasan exampreka bentuk, ikuti langkah berikut:

1. Pastikan perkakasan cthamppenjanaan reka bentuk selesai.
2. Lancarkan perisian Intel Quartus Prime dan buka fail .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Klik Pemprosesan ➤ Mulakan Penyusunan.
4. Selepas penyusunan berjaya, .sof file dijana dalam kuartus/ output_files direktori.
5. Sambungkan Bitec HDMI 2.0 FMC Daughter Card Rev 11 ke port FMC on-board B (J2).
6. Sambungkan TX (P1) kad anak perempuan Bitec FMC kepada sumber video luaran.
7. Sambungkan RX (P2) kad anak Bitec FMC ke sinki video luaran atau penganalisis video.
8. Pastikan semua suis pada papan pembangunan berada dalam kedudukan lalai.
9. Konfigurasikan peranti Intel Arria 10 yang dipilih pada papan pembangunan menggunakan .sof yang dijana file (Alat ➤ Pengaturcara).
10. Penganalisis hendaklah memaparkan video yang dijana daripada sumber. Menyusun dan Menguji Reka Bentuk

Maklumat Berkaitan
Panduan Pengguna Kit Pembangunan FPGA Intel Arria 10

HDMI PHY Intel FPGA IP Design Example Parameter

Jadual 1. HDMI PHY Intel FPGA IP Design Example Parameter untuk Intel Arria 10
Peranti

Pilihan ini tersedia untuk peranti Intel Arria 10 sahaja.

Parameter	Nilai	Penerangan
Reka Bentuk Tersedia Cthample
Pilih Reka Bentuk	Arria 10 HDMI RX-TX Hantar Semula	Pilih reka bentuk example untuk dijana.

Reka Bentuk Cthample Files
Simulasi	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk meja ujian simulasi.
Sintesis	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk kompilasi Intel Quartus Prime dan demonstrasi perkakasan.

Format HDL Dijana
Menjana File Format	Verilog, VHDL	Pilih format HDL pilihan anda untuk reka bentuk yang dijanaample fileditetapkan. Nota: Pilihan ini hanya menentukan format untuk IP peringkat atas yang dijana files. Semua yang lain files (cth, cthample testbenches dan tingkat atas files untuk demonstrasi perkakasan) adalah dalam format Verilog HDL.

Kit Pembangunan Sasaran
Pilih Papan	Tiada Kit Pembangunan,	Pilih papan untuk reka bentuk yang disasarkan cthample.
	Kit Pembangunan FPGA Arria 10 GX, Kit Pembangunan Tersuai	Tiada Kit Pembangunan: Pilihan ini tidak termasuk semua aspek perkakasan untuk reka bentuk example. Teras IP menetapkan semua tugasan pin kepada pin maya. Kit Pembangunan FPGA Arria 10 GX: Pilihan ini secara automatik memilih peranti sasaran projek untuk dipadankan dengan peranti pada kit pembangunan ini. Anda boleh menukar peranti sasaran menggunakan Tukar Peranti Sasaran parameter jika semakan papan anda mempunyai varian peranti yang berbeza. Teras IP menetapkan semua tugasan pin mengikut kit pembangunan.
		Kit Pembangunan Tersuai: Pilihan ini membenarkan reka bentuk exampuntuk diuji pada kit pembangunan pihak ketiga dengan Intel FPGA. Anda mungkin perlu menetapkan tugasan pin sendiri.

Peranti Sasaran
Tukar Peranti Sasaran	Hidup, Mati	Hidupkan pilihan ini dan pilih varian peranti pilihan untuk kit pembangunan.

Reka Bentuk HDMI 2.0 PHY Cthample

Reka bentuk HDMI PHY Intel FPGA IP example menunjukkan satu contoh HDMI gelung balik selari yang terdiri daripada tiga saluran RX dan empat saluran TX, beroperasi pada kadar data sehingga 6 Gbps.

Reka bentuk HDMI PHY Intel FPGA IP yang dijana example adalah sama dengan reka bentuk bekasample dijana dalam teras IP FPGA Intel HDMI. Walau bagaimanapun, reka bentuk ini exampsaya menggunakan penimbang tara TX PHY, RX PHY dan PHY baharu dan bukannya RTL tersuai dalam reka bentuk teras HDMI Intel FPGA IP example.

Rajah 3. Reka Bentuk HDMI 2.0 PHY Cthample

Modul	Penerangan
RX PHY	RX PHY memulihkan data HDMI bersiri dan menghantarnya ke teras HDMI RX dalam format selari pada domain jam yang dipulihkan (rx_clk[2:0]). Data dinyahkodkan ke dalam video

Modul	Penerangan
	data untuk dikeluarkan melalui video aliran AXI4. RX PHY juga menghantar isyarat vid_clk dan ls_clk ke teras HDMI RX melalui antara muka PHY.
Teras HDMI TX	Teras HDMI TX menerima data video aliran AXI4 dan mengodkannya ke dalam data selari format HDMI. Teras HDMI TX menghantar data ini ke TX PHY.
Teras HDMI RX	IP menerima data bersiri daripada RX PHY dan melakukan penjajaran data, meja kerja saluran, penyahkodan TMDS, penyahkodan data tambahan, penyahkodan data video, penyahkodan data audio dan penyahkodan.
TX PHY	Menerima dan menyerikan data selari daripada teras HDMI TX dan mengeluarkan strim HDMI TMDS. TX PHY menghasilkan tx_clk untuk teras HDMI TX. TX PHY juga menjana vid_clk dan ls_clk dan menghantar isyarat ini ke teras HDMI TX melalui antara muka PHY.
IOPLL	Menjana jam aliran bersiri AXI 300 MHz untuk antara muka aliran AXI4.
Sarjana I2C	Untuk mengkonfigurasi pelbagai komponen PCB.

Keperluan Perkakasan dan Perisian

Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example.

Perkakasan

• Kit Pembangunan FPGA Intel Arria 10 GX
• Sumber HDMI (Unit Pemproses Grafik (GPU)
• Sinki HDMI (Monitor)
• Kad anak perempuan Bitec HDMI FMC 2.0 (Semakan 11)
• Kabel HDMI

Perisian

• Intel Quartus Prime Pro Edition (untuk ujian perkakasan)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (Verilog HDL sahaja)/VCS MX atau Xcelium* Simulator selari

Struktur Direktori

Direktori mengandungi yang dihasilkan file untuk reka bentuk HDMI Intel FPGA IP example.

Rajah 4. Struktur Direktori untuk Reka Bentuk Cthample

Aliran Jujukan Konfigurasi Semula

Rajah 5. Aliran Jujukan Konfigurasi Semula Berbilang kadar 

Angka tersebut menggambarkan aliran jujukan konfigurasi semula berbilang kadar pengawal apabila ia menerima aliran data input dan kekerapan jam rujukan, atau apabila transceiver dibuka kuncinya.

Isyarat Antara Muka

Jadual menyenaraikan isyarat untuk reka bentuk HDMI PHY Intel FPGA IP example.

Jadual 3. Isyarat Tahap Atas

isyarat	Arah	Lebar	Penerangan
Isyarat Pengayun atas-papan
clk_fpga_b3_p	Input	1	Jam larian percuma 100 MHz untuk jam rujukan teras
refclk_fmcb_p	Input	1	Jam rujukan kadar tetap untuk penentukuran kuasa transceiver. Ia adalah 625 MHz secara lalai tetapi boleh daripada sebarang frekuensi

Butang Tekan Pengguna dan LED
cpu_resetn	Input	1	Tetapan semula global
user_led_g	Keluaran	2	Paparan LED hijau

Pin Kad Anak Perempuan HDMI FMC pada FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	Jam HDMI RX TMDS
fmcb_dp_m2c_p	Input	3	Saluran data HDMI RX merah, hijau dan biru • Semakan kad anak perempuan Bitec 11 — [0]: RX TMDS Saluran 1 (Hijau) — [1]: RX TMDS Saluran 2 (Merah) — [2]: RX TMDS Saluran 0 (Biru)
fmcb_dp_c2m_p	Keluaran	4	Jam HDMI TX, saluran data merah, hijau dan biru • Semakan kad anak perempuan Bitec 11 — [0]: TX TMDS Saluran 2 (Merah) — [1]: TX TMDS Saluran 1 (Hijau) — [2]: Saluran TX TMDS 0 (Biru) — [3]: Saluran Jam TX TMDS
fmcb_la_rx_p_9	Input	1	Pengesan kuasa HDMI RX +5V
fmcb_la_rx_p_8	Input	1	Pengesan palam panas HDMI RX
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA untuk DDC dan SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL untuk DDC dan SCDC
fmcb_la_tx_p_12	Input	1	Pengesan palam panas HDMI TX
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA untuk DDC dan SCDC
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL untuk DDC dan SCDC
fmcb_la_tx_p_11	Input	1	HDMI I2C SDA untuk kawalan pemacu semula
fmcb_la_rx_n_9	Input	1	HDMI I2C SCL untuk kawalan pemacu semula

Skim Jam

Berikut ialah skema masa bagi reka bentuk IP FPGA Intel HDMI PHY example:

• clk_fpga_b3_p ialah jam kadar tetap 100 MHz untuk menjalankan pemproses dan fungsi kawalan NIOS. Jika kekerapan yang dibekalkan adalah betul, pengguna_led_g[1] bertukar-tukar untuk setiap saat.
• refclk_fmcb_p ialah jam rujukan kadar tetap untuk penentukuran kuasa transceiver. Ia adalah 625 MHz secara lalai tetapi boleh daripada sebarang frekuensi.
• fmcb_gbtclk_m2c_p_0 ialah jam TMDS untuk HDMI RX. Jam ini juga digunakan untuk memacu transceiver HDMI TX. Jika frekuensi yang dibekalkan ialah 148.5 MHz, pengguna_led_g[0] bertukar-tukar untuk setiap saat.

Persediaan Perkakasan

Reka bentuk HDMI PHY Intel FPGA IP exampIa berkebolehan HDMI 2.0b dan melakukan demonstrasi gelung-melalui untuk strim video HDMI standard.

Untuk menjalankan ujian perkakasan, sambungkan peranti berdaya HDMI seperti kad grafik dengan antara muka HDMI ke penyambung HDMI RX pada kad anak Bitec HDMI 2.0, yang menghalakan data ke blok RX transceiver dan HDMI RX.

1. Sinki HDMI menyahkod port menjadi aliran video standard dan menghantarnya ke teras pemulihan jam.
2. Teras HDMI RX menyahkod data video, tambahan dan audio untuk digelung kembali melalui antara muka strim AXI4 ke teras HDMI TX.
3. Port sumber HDMI kad anak FMC menghantar imej ke monitor.
4. Tekan butang cpu_resetn sekali untuk melakukan tetapan semula sistem.
   Nota: Jika anda ingin menggunakan papan pembangunan Intel FPGA yang lain, anda mesti menukar penetapan peranti dan penetapan pin. Tetapan analog transceiver diuji untuk kit pembangunan FPGA Intel Arria 10 dan kad anak Bitec HDMI 2.0. Anda boleh mengubah suai tetapan untuk papan anda sendiri.

Sejarah Semakan Dokumen untuk HDMI PHY Intel
Reka Bentuk IP FPGA Cthample Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.07.20	22.2	1.0.0	Keluaran awal.

Dokumen / Sumber

intel HDMI PHY FPGA IP Reka Bentuk Example [pdf] Panduan Pengguna Reka Bentuk IP HDMI PHY FPGA Cthample, HDMI PHY, Reka Bentuk IP FPGA Cthample, Reka Bentuk IP HDMI PHY Cthample, Reka Bentuk IP FPGA Cthample, Reka Bentuk IP Cthample, 732781

Rujukan

• Manual Pengguna