Intel HDMI PHY FPGA IP-Design Bspample Benutzerhandbuch
HDMI PHY Design Example Kurzanleitung für Intel® Arria® 10-Geräte
Das HDMI PHY Intel® FPGA IP Design example für Intel Arria® 10-Geräte verfügt über ein HDMI 2.0 RX-TX-Retransmit-Design, das Kompilierung und Hardwaretests unterstützt.
Wenn Sie ein Design generieren, zample erstellt der Parametereditor automatisch die fileEs ist notwendig, das Design in Hardware zu simulieren, zu kompilieren und zu testen.
Abbildung 1. Entwicklungsschritte
Zugehörige Informationen
HDMI PHY Intel FPGA IP-Benutzerhandbuch
Generieren des Designs
Verwenden Sie den HDMI PHY Intel FPGA IP-Parametereditor in der Intel Quartus® Prime-Software, um das Designbeispiel zu generieren.amples.
Abbildung 2. Generieren des Entwurfsflusses
- Erstellen Sie ein Projekt für die Intel Arria 10-Gerätefamilie und wählen Sie das gewünschte Gerät aus.
- Suchen Sie im IP-Katalog nach Schnittstellenprotokollen ➤ Audio und Video ➤ HDMI TX PHY Intel FPGA IP (oder HDMI RX PHY Intel FPGA IP) und doppelklicken Sie darauf. Das Fenster Neue IP-Variante oder Neue IP-Variation wird angezeigt.
- Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variation an. Der Parametereditor speichert die IP-Variationseinstellungen in a file mit dem Namen .ip oder .qsys.
- OK klicken. Der Parametereditor erscheint.
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken von Intel
Corporation oder ihren Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit und ohne Vorankündigung Änderungen an Produkten und Dienstleistungen vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Nutzung der hierin beschriebenen Informationen, Produkte oder Dienstleistungen ergibt, es sei denn, Intel hat dem ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beziehen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Bestellungen für Produkte oder Dienstleistungen aufgeben.
Bei anderen Namen und Marken kann es sich um das Eigentum Dritter handeln. - Auf dem Design ExampWählen Sie auf der Registerkarte „Arria 10 HDMI RX-TX Retransmit“ aus.
- Wählen Sie Simulation, um den Teststand zu generieren, und wählen Sie Synthese, um das Hardware-Design zu generieren, z. B.ample.
Sie müssen mindestens eine dieser Optionen auswählen, um das Design zu generieren.ample files.
Wenn Sie beides auswählen, ist die Generierungszeit länger. - Für Generieren File Format: Wählen Sie Verilog oder VHDL.
- Wählen Sie für das Target Development Kit Intel Arria 10 GX FPGA Development
Kit. Wenn Sie ein Entwicklungskit auswählen, ändert sich das Zielgerät, sodass es mit dem Gerät auf der Zielplatine übereinstimmt. Für das Intel Arria 10 GX FPGA Development Kit ist das Standardgerät 10AX115S2F4I1SG. - Klicken Sie auf Bsp generierenample Design.
Kompilieren und Testen des Designs
Zum Kompilieren und Ausführen eines Demonstrationstests auf der Hardware example design, folgen Sie diesen Schritten:
- Stellen Sie sicher, dass die Hardware exampDie Design-Generierung ist abgeschlossen.
- Starten Sie die Intel Quartus Prime Software und öffnen Sie die .qpf file: /quartus/a10_hdmi2_demo.qpf
- Klicken Sie auf Verarbeitung ➤ Kompilierung starten.
- Nach erfolgreicher Kompilierung wird eine .sof file wird im quartus/output_ generiertfiles-Verzeichnis.
- Verbinden Sie die Bitec HDMI 2.0 FMC-Tochterkarte Rev. 11 mit dem integrierten FMC-Anschluss B (J2).
- Verbinden Sie TX (P1) der Bitec FMC-Tochterkarte mit einer externen Videoquelle.
- Verbinden Sie RX (P2) der Bitec FMC-Tochterkarte mit einem externen Video-Sink oder Videoanalysator.
- Stellen Sie sicher, dass sich alle Schalter auf der Entwicklungsplatine in der Standardposition befinden.
- Konfigurieren Sie das ausgewählte Intel Arria 10-Gerät auf dem Entwicklungsboard mithilfe der generierten SOF-Datei. file (Extras ➤ Programmierer).
- Der Analysator sollte das aus der Quelle generierte Video anzeigen. Kompilieren und Testen des Designs
Zugehörige Informationen
Benutzerhandbuch für das Intel Arria 10 FPGA-Entwicklungskit
HDMI PHY Intel FPGA IP Design Example Parameter
Tabelle 1. HDMI PHY Intel FPGA IP Design Example Parameter für Intel Arria 10
Geräte
Diese Optionen sind nur für Intel Arria 10-Geräte verfügbar.
| Parameter | Wert | Beschreibung |
| Verfügbare Ausführung Example | ||
| Design auswählen | Arria 10 HDMI RX-TX-Weiterübertragung | Wählen Sie das Design z. B.ampDatei, die generiert werden soll. |
| Design Bspample Files | ||
| Simulation | An aus | Aktivieren Sie diese Option, um die erforderlichen files für den Simulationsteststand. |
| Synthese | An aus | Aktivieren Sie diese Option, um die erforderlichen files für Intel Quartus Prime Kompilierung und Hardwaredemonstration. |
| Generiertes HDL-Format | ||
| Erzeugen File Format | Verilog, VHDL | Wählen Sie Ihr bevorzugtes HDL-Format für das generierte Design, z. B.ample fileSatz.
Notiz: Diese Option bestimmt nur das Format für die generierte Top-Level-IP files. Alle anderen files (zB Example Testbenches und Top-Level files zur Hardwaredemonstration) liegen im Verilog HDL-Format vor. |
| Zielentwicklungskit | ||
| Vorstand auswählen | Kein Entwicklungskit, | Wählen Sie das Board für das gewünschte Design aus, z. B.ample. |
| Arria 10 GX FPGA Entwicklungskit,
Benutzerdefiniertes Entwicklungskit |
|
|
|
||
| Zielgerät | ||
| Zielgerät ändern | An aus | Aktivieren Sie diese Option und wählen Sie die gewünschte Gerätevariante für das Entwicklungskit aus. |
HDMI 2.0 PHY Design Example
Das HDMI PHY Intel FPGA IP Design example demonstriert eine HDMI-Instanz mit parallelem Loopback, bestehend aus drei RX-Kanälen und vier TX-Kanälen, die mit Datenraten von bis zu 6 Gbit/s arbeiten.
Das generierte HDMI PHY Intel FPGA IP Design example ist das gleiche wie das Design exampim HDMI Intel FPGA IP-Core generierte Datei. Dieses Design example verwendet den neuen TX PHY, RX PHY und PHY-Arbiter anstelle von benutzerdefiniertem RTL im HDMI Intel FPGA IP-Core-Design example.
Abbildung 3. HDMI 2.0 PHY Design Beispielample
| Modul | Beschreibung |
| RX-PHY | Der RX PHY stellt serielle HDMI-Daten wieder her und sendet diese im parallelen Format auf den wiederhergestellten Taktdomänen (rx_clk[2:0]) an den HDMI RX-Kern. Die Daten werden in Video dekodiert |
| Modul | Beschreibung |
| Daten, die über AXI4-Stream-Video ausgegeben werden sollen. Der RX PHY sendet über die PHY-Schnittstelle auch vid_clk- und ls_clk-Signale an den HDMI RX-Kern. | |
| HDMI TX-Kern | Der HDMI TX-Kern empfängt AXI4-Stream-Videodaten und kodiert diese in parallele Daten im HDMI-Format. Der HDMI TX-Kern sendet diese Daten an den TX PHY. |
| HDMI RX-Kern | Das IP empfängt die seriellen Daten vom RX PHY und führt Datenausrichtung, Kanal-Deskew, TMDS-Dekodierung, Hilfsdaten-Dekodierung, Videodaten-Dekodierung, Audiodaten-Dekodierung und Entschlüsselung durch. |
| TX PHY | Empfängt und serialisiert die parallelen Daten vom HDMI TX-Kern und gibt HDMI TMDS-Streams aus. Der TX PHY erzeugt tx_clk für den HDMI TX-Kern. Der TX PHY generiert auch vid_clk und ls_clk und sendet diese Signale über die PHY-Schnittstelle an den HDMI TX-Kern. |
| IOPLL | Generiert einen 300 MHz AXI-Seriell-Stream-Takt für die AXI4-Stream-Schnittstelle. |
| I2C-Meister | Zum Konfigurieren der verschiedenen PCB-Komponenten. |
Hardware- und Softwareanforderungen
Intel verwendet die folgende Hardware und Software, um das Design zu testen, zample.
Hardware
- Intel Arria 10 GX FPGA-Entwicklungskit
- HDMI-Quelle (Grafikprozessoreinheit (GPU)
- HDMI-Senke (Monitor)
- Bitec HDMI FMC 2.0 Tochterkarte (Revision 11)
- HDMI-Kabel
Software
- Intel Quartus Prime Pro Edition (für Hardwaretests)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (nur Verilog HDL)/VCS MX oder Xcelium* Parallelsimulator
Verzeichnisaufbau
Die Verzeichnisse enthalten die generierten file für das HDMI Intel FPGA IP Design example.
Abbildung 4. Verzeichnisstruktur für das Design-Example
Sequenzfluss zur Neukonfiguration
Abbildung 5. Sequenzablauf der Multi-Rate-Rekonfiguration
Die Abbildung veranschaulicht den Sequenzfluss der Multirate-Neukonfiguration des Controllers, wenn dieser einen Eingangsdatenstrom und eine Referenztaktfrequenz empfängt oder wenn der Transceiver entsperrt wird.
Schnittstellensignale
Die Tabellen listen die Signale für den HDMI PHY Intel FPGA IP Design example.
Tabelle 3. Top-Level-Signale
| Signal | Richtung | Breite | Beschreibung |
| Integriertes Oszillatorsignal | |||
| clk_fpga_b3_p | Eingang | 1 | 100 MHz freilaufender Takt als Kern-Referenztakt |
| refclk_fmcb_p | Eingang | 1 | Feste Referenztaktfrequenz für die Einschaltkalibrierung des Transceivers. Standardmäßig beträgt sie 625 MHz, kann aber jede beliebige Frequenz haben. |
| Benutzerdrucktasten und LEDs | |||
| cpu_resetn | Eingang | 1 | Globaler Reset |
| user_led_g | Ausgabe | 2 | Grüne LED-Anzeige |
| HDMI FMC Tochterkarten-Pins am FMC-Port B | |||
| fmcb_gbtclk_m2c_p_0 | Eingang | 1 | HDMI RX TMDS-Takt |
| fmcb_dp_m2c_p | Eingang | 3 | HDMI RX-Datenkanäle (rot, grün und blau)
• Bitec Tochterkarte Revision 11 — [0]: RX TMDS Kanal 1 (Grün) — [1]: RX TMDS Kanal 2 (Rot) — [2]: RX TMDS Kanal 0 (Blau) |
| fmcb_dp_c2m_p | Ausgabe | 4 | HDMI TX-Takt, rote, grüne und blaue Datenkanäle
• Bitec Tochterkarte Revision 11 — [0]: TX TMDS Kanal 2 (Rot) — [1]: TX TMDS Kanal 1 (Grün) — [2]: TX TMDS Kanal 0 (Blau) — [3]: TX TMDS Taktkanal |
| fmcb_la_rx_p_9 | Eingang | 1 | HDMI RX +5V Stromerkennung |
| fmcb_la_rx_p_8 | Eingang | 1 | HDMI RX Hot-Plug-Erkennung |
| fmcb_la_rx_n_8 | Eingang | 1 | HDMI RX I2C SDA für DDC und SCDC |
| fmcb_la_tx_p_10 | Eingang | 1 | HDMI RX I2C SCL für DDC und SCDC |
| fmcb_la_tx_p_12 | Eingang | 1 | HDMI TX Hot-Plug-Erkennung |
| fmcb_la_tx_n_12 | Eingang | 1 | HDMI I2C SDA für DDC und SCDC |
| fmcb_la_rx_p_10 | Eingang | 1 | HDMI I2C SCL für DDC und SCDC |
| fmcb_la_tx_p_11 | Eingang | 1 | HDMI I2C SDA zur Redriver-Steuerung |
| fmcb_la_rx_n_9 | Eingang | 1 | HDMI I2C SCL zur Redriver-Steuerung |
Taktungsschema
Nachfolgend sehen Sie das Taktschema des HDMI PHY Intel FPGA IP-Designs.ampauf:
- clk_fpga_b3_p ist eine 100 MHz Festfrequenzuhr für den Betrieb des NIOS-Prozessors und der Steuerfunktionen. Wenn die angegebene Frequenz korrekt ist, wechselt user_led_g[1] jede Sekunde.
- refclk_fmcb_p ist ein Referenztakt mit fester Rate für die Einschaltkalibrierung der Transceiver. Die Standardfrequenz beträgt 625 MHz, kann aber jede beliebige Frequenz haben.
- fmcb_gbtclk_m2c_p_0 ist der TMDS-Takt für HDMI RX. Dieser Takt wird auch zum Ansteuern der HDMI TX-Transceiver verwendet. Wenn die bereitgestellte Frequenz 148.5 MHz beträgt, wechselt user_led_g[0] jede Sekunde.
Hardware-Setup
Das HDMI PHY Intel FPGA IP Design example ist HDMI 2.0b-fähig und führt eine Loop-Through-Demonstration für einen Standard-HDMI-Videostream durch.
Um den Hardwaretest durchzuführen, schließen Sie ein HDMI-fähiges Gerät, beispielsweise eine Grafikkarte mit HDMI-Schnittstelle, an den HDMI RX-Anschluss der Bitec HDMI 2.0-Tochterkarte an, die die Daten an den Transceiver-RX-Block und HDMI RX weiterleitet.
- Der HDMI-Senke dekodiert den Port in einen Standard-Videostream und sendet ihn an den Taktwiederherstellungskern.
- Der HDMI RX-Kern dekodiert die Video-, Hilfs- und Audiodaten, die über die AXI4-Stream-Schnittstelle an den HDMI TX-Kern zurückgesendet werden sollen.
- Der HDMI-Quellanschluss der FMC-Tochterkarte überträgt das Bild an einen Monitor.
- Drücken Sie die Taste cpu_resetn einmal, um einen Systemreset durchzuführen.
Notiz: Wenn Sie ein anderes Intel FPGA-Entwicklungsboard verwenden möchten, müssen Sie die Gerätezuweisungen und die Pinbelegungen ändern. Die analoge Transceiver-Einstellung wurde für das Intel Arria 10 FPGA-Entwicklungskit und die Bitec HDMI 2.0-Tochterkarte getestet. Sie können die Einstellungen für Ihr eigenes Board ändern.
Dokumentrevisionsverlauf für den HDMI PHY Intel
FPGA-IP-Design Bspample Benutzerhandbuch
| Dokumentversion | Intel Quartus Prime-Version | IP-Version | Änderungen |
| 2022.07.20 | 22.2 | 1.0.0 | Erstveröffentlichung. |
Dokumente / Ressourcen
 |
Intel HDMI PHY FPGA IP-Design Bspample [pdf] Benutzerhandbuch HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Beispielample, HDMI PHY IP Design Beispielample, FPGA-IP-Design-Example, IP-Design-Exampli, 732781 |
