intel HDMI PHY FPGA IP Design Example Guide d'utilisation
HDMI PHY Design Example Guida di avvio rapido per i dispositivi Intel® Arria® 10
U HDMI PHY Intel® FPGA IP design example per i dispositi Intel Arria® 10 presenta un disignu di ritrasmissione HDMI 2.0 RX-TX chì sustene a compilazione è a prova di hardware.
Quandu generate un disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware.
Figura 1. Passi di sviluppu
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HDMI PHY Intel FPGA IP User Guide
Generazione di u Design
Aduprate l'editore di parametri IP HDMI PHY Intel FPGA in u software Intel Quartus® Prime per generà u disignu examples.
Figura 2. Generazione di u Flussu di Design
- Crea un prughjettu destinatu à a famiglia di dispositivi Intel Arria 10 è selezziunate u dispusitivu desideratu.
- In u Catalogu IP, localizza è fate un doppiu clic nantu à Protocols d'interfaccia ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (o HDMI RX PHY Intel FPGA IP). A finestra New IP Variant o New IP Variation appare.
- Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip o .qsys.
- Cliccate OK. L'editore di paràmetri appare.
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel
Corporation o i so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri. - Nantu à u Design Example tab, selezziunà Arria 10 HDMI RX-TX Retransmit.
- Selezziunate Simulazione per generà u testbench, è selezziunate Sintesi per generà u disignu hardware example.
Duvete selezziunate almenu una di queste opzioni per generà u disignu example files.
Se selezziunate i dui, u tempu di generazione hè più longu. - Per Generate File Format, selezziunate Verilog o VHDL.
- Per Target Development Kit, selezziunate Intel Arria 10 GX FPGA Development
Kit. Se selezziunate un kit di sviluppu, u dispusitivu di destinazione cambia per currisponde à u dispositivu nantu à u bordu di destinazione. Per Intel Arria 10 GX FPGA Development Kit, u dispusitivu predeterminatu hè 10AX115S2F4I1SG. - Cliccate Generate Exampu Design.
Cumpilà è Testa u Design
Per compilà è eseguisce una prova di dimostrazione nantu à u hardware exampu disignu, seguitate sti passi:
- Assicuratevi hardware exampa generazione di design hè cumpleta.
- Lanciate u software Intel Quartus Prime è apre u .qpf file: /quartus/a10_hdmi2_demo.qpf
- Cliccate Processing ➤ Start Compilation.
- Dopu a compilazione successu, un .sof file hè generatu in quartus/output_fileannuariu s.
- Cunnette Bitec HDMI 2.0 FMC Daughter Card Rev 11 à u portu FMC integratu B (J2).
- Cunnette TX (P1) di a carta figlia Bitec FMC à una fonte video esterna.
- Cunnette RX (P2) di a carta figlia Bitec FMC à un lavamanu di video esternu o analizzatore di video.
- Assicuratevi chì tutti i switch nantu à u pianu di sviluppu sò in a pusizione predeterminata.
- Configurate u dispusitivu Intel Arria 10 selezziunatu nantu à u pianu di sviluppu utilizendu u .sof generatu file (Strumenti ➤ Programmatore).
- L'analizzatore deve vede u video generatu da a fonte. Cumpilà è Testa u Design
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Intel Arria 10 FPGA Development Kit User Guide
HDMI PHY Intel FPGA IP Design Example Parametri
Table 1. HDMI PHY Intel FPGA IP Design Example Parametri per Intel Arria 10
Dispositivi
Queste opzioni sò dispunibuli solu per i dispositi Intel Arria 10.
| Parametru | Valore | Descrizzione |
| Disegnu dispunibule Example | ||
| Selezziunà Design | Arria 10 HDMI RX-TX Retransmit | Sceglie u disignu example per esse generatu. |
| Design Example Files | ||
| Simulazione | On, Off | Attivate sta opzione per generà u necessariu files per u bancu di prova di simulazione. |
| Sintesi | On, Off | Attivate sta opzione per generà u necessariu files per a compilazione Intel Quartus Prime è a dimostrazione di hardware. |
| Format HDL generatu | ||
| Generate File Format | Verilog, VHDL | Sceglite u vostru formatu HDL preferitu per u disignu generatu example fileset.
Nota: Questa opzione determina solu u formatu per l'IP di livellu superiore generatu files. Tutti l'altri files (per esempiu, esample testbenches è altu livellu files per a dimostrazione di hardware) sò in formatu Verilog HDL. |
| Kit di sviluppu di destinazione | ||
| Selezziunà Board | Nisun Kit di Sviluppu, | Selezziunate u tavulinu per u disignu miratu example. |
| Arria 10 GX FPGA Development Kit,
Kit di sviluppu persunalizatu |
|
|
|
||
| Dispositivu di destinazione | ||
| Cambia Dispositivu Target | On, Off | Attivate sta opzione è selezziunate a variante di u dispositivu preferitu per u kit di sviluppu. |
HDMI 2.0 PHY Design Example
U HDMI PHY Intel FPGA IP design example mostra un loopback parallelu di l'istanza HDMI chì comprende trè canali RX è quattru canali TX, chì operanu à velocità di dati finu à 6 Gbps.
U disignu generatu HDMI PHY Intel FPGA IP example hè u listessu cum'è u disignu example generatu in u core HDMI Intel FPGA IP. Tuttavia, stu disignu example usa u novu arbitru TX PHY, RX PHY è PHY invece di RTL persunalizata in u HDMI Intel FPGA IP core design ex.ample.
Figura 3. HDMI 2.0 PHY Design Example
| Modulu | Descrizzione |
| RX PHY | U RX PHY recupera i dati seriali HDMI è mandà questu à u core HDMI RX in formatu parallelu nantu à i domini di clock recuperati (rx_clk[2:0]). I dati sò decodificati in video |
| Modulu | Descrizzione |
| dati da esse rializati via video AXI4-stream. U RX PHY manda ancu segnali vid_clk è ls_clk à u core HDMI RX via l'interfaccia PHY. | |
| HDMI TX Core | U core HDMI TX riceve dati video AXI4-stream è codifica questu in dati paralleli in formatu HDMI. U core HDMI TX manda sta dati à u TX PHY. |
| HDMI RX Core | L'IP riceve i dati seriali da u RX PHY è eseguisce l'allineamentu di dati, deskew di canali, decodificazione TMDS, decodificazione di dati ausiliari, decodificazione di dati video, decodificazione di dati audio è descrambling. |
| TX PHY | Riceve è serializza i dati paralleli da u core HDMI TX è emette flussi HDMI TMDS. U TX PHY produce tx_clk per u core HDMI TX. U TX PHY genera ancu vid_clk è ls_clk è manda sti signali à u core HDMI TX via l'interfaccia PHY. |
| IOPLL | Genera un clock di flussu seriale AXI 300 MHz per l'interfaccia di flussu AXI4. |
| Maestru I2C | Per cunfigurà i diversi cumpunenti PCB. |
Requisiti di Hardware è Software
Intel usa i seguenti hardware è software per pruvà u disignu example.
Hardware
- Kit di sviluppu Intel Arria 10 GX FPGA
- Sorgente HDMI (unità di processore graficu (GPU)
- HDMI Sink (monitor)
- Scheda figlia Bitec HDMI FMC 2.0 (Revisione 11)
- cavi HDMI
Software
- Intel Quartus Prime Pro Edition (per teste di hardware)
- ModelSim* - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (solu Verilog HDL)/VCS MX, o Xcelium* Simulatore parallelo
Struttura di u repertoriu
I cartulari cuntenenu i generati file per u HDMI Intel FPGA IP design example.
Figura 4. Struttura di u repertoriu per u Design Example
Flussu di sequenza di ricunfigurazione
Figura 5. Flussu di Sequenza di Reconfiguration Multi-rate
A figura illustra u flussu di sequenza di ricunfigurazione multi-rate di u controller quandu riceve u flussu di dati di input è a frequenza di u clock di riferimentu, o quandu u transceiver hè sbloccatu.
Segnali d'interfaccia
I tavule listanu i signali per u HDMI PHY Intel FPGA IP design example.
Table 3. Signals di u Top-Level
| Segnale | Direzzione | Larghezza | Descrizzione |
| Signal d'oscillateur à bord | |||
| clk_fpga_b3_p | Input | 1 | 100 MHz clock free running per u clock di riferimentu core |
| refclk_fmcb_p | Input | 1 | Clock di riferimentu di tariffa fissa per a calibrazione di l'alimentazione di u transceiver. Hè 625 MHz per difettu, ma pò esse di ogni frequenza |
| Pulsanti di l'utilizatori è LED | |||
| cpu_resetn | Input | 1 | Reset globale |
| user_led_g | Output | 2 | Display LED verde |
| Pin di carta figlia HDMI FMC nantu à u portu FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Input | 1 | HDMI RX TMDS clock |
| fmcb_dp_m2c_p | Input | 3 | HDMI RX canali di dati rossi, verdi è blu
• Bitec carta figlia rivisione 11 — [0]: RX TMDS Canale 1 (Verde) - [1]: RX TMDS Canale 2 (Rossu) — [2]: Canale RX TMDS 0 (Blu) |
| fmcb_dp_c2m_p | Output | 4 | HDMI TX clock, canali di dati rossi, verdi è blu
• Bitec carta figlia rivisione 11 — [0]: TX TMDS Canale 2 (Rossu) — [1]: TX TMDS Canale 1 (Verde) — [2]: Canale TX TMDS 0 (Blu) — [3]: TX TMDS Clock Channel |
| fmcb_la_rx_p_9 | Input | 1 | Rilevazione di putenza HDMI RX + 5V |
| fmcb_la_rx_p_8 | Input | 1 | Rilevazione hot plug HDMI RX |
| fmcb_la_rx_n_8 | Input | 1 | HDMI RX I2C SDA per DDC è SCDC |
| fmcb_la_tx_p_10 | Input | 1 | HDMI RX I2C SCL per DDC è SCDC |
| fmcb_la_tx_p_12 | Input | 1 | Rilevazione hot plug HDMI TX |
| fmcb_la_tx_n_12 | Input | 1 | HDMI I2C SDA per DDC è SCDC |
| fmcb_la_rx_p_10 | Input | 1 | HDMI I2C SCL per DDC è SCDC |
| fmcb_la_tx_p_11 | Input | 1 | HDMI I2C SDA per u cuntrollu di u redriver |
| fmcb_la_rx_n_9 | Input | 1 | HDMI I2C SCL per u cuntrollu di redriver |
Schema di clock
U seguente hè u schema di clock di u HDMI PHY Intel FPGA IP design exampLe:
- clk_fpga_b3_p hè un clock di freccia fissa di 100 MHz per eseguisce u processore NIOS è funzioni di cuntrollu. Se a frequenza furnita hè curretta, u user_led_g [1] cambia per ogni seconda.
- refclk_fmcb_p hè un clock di riferimentu di tariffa fissa per a calibrazione di l'alimentazione di i transceivers. Hè 625 MHz per difettu, ma pò esse di ogni frequenza.
- fmcb_gbtclk_m2c_p_0 hè u clock TMDS per HDMI RX. Stu clock hè ancu usatu per guidà i transceivers HDMI TX. Se a frequenza furnita hè 148.5 MHz, u user_led_g[0] cambia per ogni seconda.
Configurazione di hardware
U HDMI PHY Intel FPGA IP design example hè HDMI 2.0b capace è esegue una dimostrazione di loop-through per un flussu video HDMI standard.
Per eseguisce a prova di hardware, cunnette un dispositivu HDMI-attivatu cum'è una carta grafica cù interfaccia HDMI à u cunnessu HDMI RX in a carta figlia Bitec HDMI 2.0, chì indirizzanu i dati à u bloccu RX di transceiver è HDMI RX.
- U sink HDMI decode u portu in un flussu di video standard è u manda à u core di ricuperazione di u clock.
- U core HDMI RX decodifica i dati video, ausiliarii è audio per esse riproduttori via l'interfaccia AXI4-stream à u core HDMI TX.
- U portu di fonte HDMI di a carta figliola FMC trasmette l'imaghjini à un monitor.
- Premete u buttone cpu_resetn una volta per fà u reset di u sistema.
Nota: Se vulete usà una altra scheda di sviluppu Intel FPGA, duvete cambià l'assignazioni di u dispositivu è l'assignazioni di pin. L'impostazione analogica di transceiver hè pruvata per u kit di sviluppu Intel Arria 10 FPGA è a carta figlia Bitec HDMI 2.0. Pudete mudificà i paràmetri per u vostru propiu bordu.
Storia di Revisione di Documenti per HDMI PHY Intel
FPGA IP Design Example Guide d'utilisation
| Versione di documentu | Version Intel Quartus Prime | Versione IP | Cambiamenti |
| 2022.07.20 | 22.2 | 1.0.0 | Liberazione iniziale. |
Documenti / Risorse
 |
intel HDMI PHY FPGA IP Design Example [pdfGuida di l'utente HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Example, 732781 |
