Intel HDMI PHY FPGA IP Дизајн ПрampУпатство за употреба
HDMI PHY Дизајн ПрampВодич за брз почеток за уредите Intel® Arria® 10
HDMI PHY Intel® FPGA IP дизајн на прampза уредите Intel Arria® 10 има дизајн за реемитување HDMI 2.0 RX-TX кој поддржува компилација и хардверско тестирање.
Кога генерирате дизајн на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер.
Слика 1. Развојни чекори
Поврзани информации
Упатство за користење на HDMI PHY Intel FPGA IP
Генерирање на дизајнот
Користете го уредувачот на параметри HDMI PHY Intel FPGA IP во софтверот Intel Quartus® Prime за да генерирате дизајн ексampлес.
Слика 2. Генерирање на протокот на дизајн
- Направете проект насочен кон семејството на уреди Intel Arria 10 и изберете го саканиот уред.
- Во каталогот IP, лоцирајте и кликнете двапати на Протоколите за интерфејс ➤ Аудио и видео ➤ HDMI TX PHY Intel FPGA IP (или HDMI RX PHY Intel FPGA IP). Се појавува прозорецот Нова IP варијанта или Нова варијација на IP.
- Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file со име .ip или .qsys.
- Кликнете на ОК. Се појавува уредувачот на параметри.
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel
Корпорација или нејзини подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не презема никаква одговорност или одговорност што произлегува од апликацијата или користењето на какви било информации, производ или услуга опишани овде, освен како што е изрично писмено договорено од Интел. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
Други имиња и брендови може да се бараат како сопственост на други. - На дизајнот прampтабот, изберете Arria 10 HDMI RX-TX Retransmit.
- Изберете Simulation за да ја генерирате тест-клупата и изберете Synthesis за да го генерирате дизајнот на хардверот на прampле.
Мора да изберете барем една од овие опции за да го генерирате дизајнот прample files.
Ако ги изберете двете, времето за генерирање е подолго. - За Генерирање File Форматирајте, изберете Verilog или VHDL.
- За Целниот комплет за развој, изберете Intel Arria 10 GX FPGA Development
Комплет. Ако изберете комплет за развој, тогаш целниот уред се менува за да одговара на уредот на целната табла. За комплет за развој Intel Arria 10 GX FPGA, стандардниот уред е 10AX115S2F4I1SG. - Кликнете Generate Exampле Дизајн.
Составување и тестирање на дизајнот
Да се состави и изврши демонстративен тест на хардверот прampза дизајн, следете ги овие чекори:
- Обезбедете хардвер прampгенерирањето на дизајнот е завршено.
- Стартувајте го софтверот Intel Quartus Prime и отворете го .qpf file: /quartus/a10_hdmi2_demo.qpf
- Кликнете на Обработка ➤ Започнете со компилација.
- По успешната компилација, .соф file се генерира во квартус/излез_fileдиректориумот.
- Поврзете Bitec HDMI 2.0 FMC Daughter Card Rev 11 на вградената порта FMC B (J2).
- Поврзете го TX (P1) на картичката ќерка Bitec FMC со надворешен извор на видео.
- Поврзете го RX (P2) од картичката ќерка Bitec FMC со надворешен видео мијалник или видео анализатор.
- Проверете дали сите прекинувачи на развојната табла се во стандардна положба.
- Конфигурирајте го избраниот уред Intel Arria 10 на развојната табла користејќи го генерираниот .sof file (Алатки ➤ Програмер).
- Анализаторот треба да го прикаже видеото генерирано од изворот. Составување и тестирање на дизајнот
Поврзани информации
Корисничко упатство за комплет за развој на Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP Дизајн Прample Параметри
Табела 1. HDMI PHY Intel FPGA IP Дизајн ПрampПараметри за Intel Arria 10
Уреди
Овие опции се достапни само за уредите Intel Arria 10.
| Параметар | Вредност | Опис |
| Достапен дизајн прample | ||
| Изберете Дизајн | Arria 10 HDMI RX-TX реемитува | Изберете го дизајнот на прampда се генерира. |
| Дизајн Прample Files | ||
| Симулација | Вклучено исклучено | Вклучете ја оваа опција за да го генерирате потребното files за симулациската маса за тестирање. |
| Синтеза | Вклучено исклучено | Вклучете ја оваа опција за да го генерирате потребното files за компилација на Intel Quartus Prime и демонстрација на хардвер. |
| Генериран HDL формат | ||
| Генерирајте File Формат | Verilog, VHDL | Изберете го претпочитаниот HDL формат за генерираниот дизајн на прample fileсет.
Забелешка: Оваа опција само го одредува форматот за генерираната IP IP на највисоко ниво fileс. Сите други files (на пример, прample testbenches и највисоко ниво files за хардверска демонстрација) се во Verilog HDL формат. |
| Комплет за развој на цели | ||
| Изберете Табла | Нема комплет за развој, | Изберете ја таблата за целниот дизајн на прampле. |
| Комплет за развој Arria 10 GX FPGA,
Прилагоден комплет за развој |
|
|
|
||
| Целен уред | ||
| Променете го целниот уред | Вклучено исклучено | Вклучете ја оваа опција и изберете ја претпочитаната варијанта на уред за развојниот комплет. |
HDMI 2.0 PHY Дизајн Прample
Дизајнот HDMI PHY Intel FPGA IP на прampПрикажува еден HDMI пример паралелен повратен повраток кој се состои од три RX канали и четири TX канали, кои работат со брзина на податоци до 6 Gbps.
Генерираниот HDMI PHY Intel FPGA IP дизајн прampле е ист како дизајнот прampгенериран во HDMI Intel FPGA IP јадрото. Сепак, овој дизајн прampги користи новите TX PHY, RX PHY и PHY арбитер наместо прилагодениот RTL во дизајнот на јадрото на HDMI Intel FPGA IP, ексampле.
Слика 3. HDMI 2.0 PHY Дизајн Прample
| Модул | Опис |
| RX PHY | RX PHY обновува сериски податоци за HDMI и ги испраќа до јадрото HDMI RX во паралелен формат на обновените домени на часовникот (rx_clk[2:0]). Податоците се декодираат во видео |
| Модул | Опис |
| податоците ќе се излезат преку видео-стрим AXI4. RX PHY исто така испраќа vid_clk и ls_clk сигнали до јадрото HDMI RX преку интерфејсот PHY. | |
| HDMI TX јадро | Јадрото HDMI TX прима видео податоци од AXI4 и ги кодира во паралелни податоци во формат HDMI. Јадрото HDMI TX ги испраќа овие податоци до TX PHY. |
| HDMI RX јадро | IP ги прима сериските податоци од RX PHY и врши порамнување на податоците, дескрипција на канали, декодирање TMDS, декодирање на помошни податоци, декодирање на видео податоци, декодирање на аудио податоци и дескримирање. |
| TX PHY | Ги прима и ги серијализира паралелните податоци од јадрото HDMI TX и ги емитува преносите на HDMI TMDS. TX PHY произведува tx_clk за HDMI TX јадрото. TX PHY исто така генерира vid_clk и ls_clk и ги испраќа овие сигнали до јадрото HDMI TX преку интерфејсот PHY. |
| IOPLL | Генерира сериски часовник за стрим AXI од 300 MHz за интерфејсот за стрим AXI4. |
| I2C мајстор | За да ги конфигурирате различните компоненти на ПХБ. |
Барања за хардвер и софтвер
Интел го користи следниот хардвер и софтвер за тестирање на дизајнот на прampле.
Хардвер
- Комплет за развој на Intel Arria 10 GX FPGA
- Извор на HDMI (Графичка процесорска единица (GPU)
- HDMI мијалник (монитор)
- Bitec HDMI FMC 2.0 ќерка-картичка (ревизија 11)
- HDMI кабли
Софтвер
- Intel Quartus Prime Pro Edition (за хардверско тестирање)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (само Verilog HDL)/VCS MX или Xcelium* Паралелен симулатор
Структура на директориумот
Директориумите го содржат генерираното file за HDMI Intel FPGA IP дизајн на прampле.
Слика 4. Структура на директориум за дизајн Прample
Тек на секвенца за реконфигурација
Слика 5. Тек на низа за реконфигурација со повеќе стапки
Сликата го илустрира текот на секвенцата за реконфигурација со повеќе стапки на контролорот кога прима проток на влезни податоци и референтна фреквенција на часовникот, или кога трансиверот е отклучен.
Сигнали за интерфејс
Во табелите се наведени сигналите за HDMI PHY Intel FPGA IP дизајнот на прampле.
Табела 3. Сигнали од највисоко ниво
| Сигнал | Насока | Ширина | Опис |
| Вграден осцилаторски сигнал | |||
| clk_fpga_b3_p | Влез | 1 | Слободен работен часовник од 100 MHz за референтен часовник на јадрото |
| refclk_fmcb_p | Влез | 1 | Референтен часовник со фиксна стапка за калибрација на напојување на примопредавателот. Стандардно е 625 MHz, но може да биде со која било фреквенција |
| Кориснички копчиња и LED диоди | |||
| cpu_resetn | Влез | 1 | Глобално ресетирање |
| user_led_g | Излез | 2 | Зелен LED дисплеј |
| Иглички за ќеркичка картичка HDMI FMC на портата B FMC | |||
| fmcb_gbtclk_m2c_p_0 | Влез | 1 | HDMI RX TMDS часовник |
| fmcb_dp_m2c_p | Влез | 3 | HDMI RX црвени, зелени и сини канали за податоци
• Ревизија на картичката ќерка на Bitec 11 — [0]: RX TMDS Канал 1 (зелена) — [1]: RX TMDS Канал 2 (црвено) — [2]: RX TMDS канал 0 (сино) |
| fmcb_dp_c2m_p | Излез | 4 | HDMI TX часовник, црвени, зелени и сини канали за податоци
• Ревизија на картичката ќерка на Bitec 11 — [0]: TX TMDS Канал 2 (црвено) — [1]: TX TMDS Канал 1 (зелен) — [2]: TX TMDS Канал 0 (сина) — [3]: TX TMDS Часовник канал |
| fmcb_la_rx_p_9 | Влез | 1 | Откривање на напојување HDMI RX +5V |
| fmcb_la_rx_p_8 | Влез | 1 | Откривање на топол приклучок HDMI RX |
| fmcb_la_rx_n_8 | Влез | 1 | HDMI RX I2C SDA за DDC и SCDC |
| fmcb_la_tx_p_10 | Влез | 1 | HDMI RX I2C SCL за DDC и SCDC |
| fmcb_la_tx_p_12 | Влез | 1 | Откривање на топол приклучок HDMI TX |
| fmcb_la_tx_n_12 | Влез | 1 | HDMI I2C SDA за DDC и SCDC |
| fmcb_la_rx_p_10 | Влез | 1 | HDMI I2C SCL за DDC и SCDC |
| fmcb_la_tx_p_11 | Влез | 1 | HDMI I2C SDA за контрола на повторен двигател |
| fmcb_la_rx_n_9 | Влез | 1 | HDMI I2C SCL за контрола на повторен драјвер |
Шема за такт
Следното е шемата за тактирање на HDMI PHY Intel FPGA IP дизајнот на прampле:
- clk_fpga_b3_p е часовник со фиксна брзина од 100 MHz за извршување на NIOS процесорот и контролните функции. Ако испорачаната фреквенција е точна, user_led_g[1] се префрла за секоја секунда.
- refclk_fmcb_p е референтен часовник со фиксна стапка за калибрација на напојување на примопредавателите. Стандардно е 625 MHz, но може да биде со која било фреквенција.
- fmcb_gbtclk_m2c_p_0 е часовникот TMDS за HDMI RX. Овој часовник се користи и за возење на HDMI TX примопредаватели. Ако испорачаната фреквенција е 148.5 MHz, user_led_g[0] се префрла за секоја секунда.
Хардверско поставување
Дизајнот HDMI PHY Intel FPGA IP на прampле е способен за HDMI 2.0b и врши демонстрација на јамка за стандарден HDMI видео пренос.
За да го извршите хардверскиот тест, поврзете уред со овозможен HDMI, како што е графичка картичка со HDMI интерфејс, со конекторот HDMI RX на ќерката картичка Bitec HDMI 2.0, кој ги насочува податоците до блокот на трансиверот RX и HDMI RX.
- HDMI мијалникот го декодира приклучокот во стандарден видео-стрим и го испраќа до јадрото за обновување на часовникот.
- Јадрото HDMI RX ги декодира видео, помошните и аудио податоците што треба да се вратат преку интерфејсот AXI4-stream до јадрото HDMI TX.
- Изворната порта HDMI на картичката ќерка FMC ја пренесува сликата на мониторот.
- Притиснете го копчето cpu_resetn еднаш за да извршите ресетирање на системот.
Забелешка: Ако сакате да користите друга плочка за развој на Intel FPGA, мора да ги промените доделувањата на уредот и доделите на пиновите. Аналогната поставка на трансиверот е тестирана за развојниот комплет Intel Arria 10 FPGA и ќерката на Bitec HDMI 2.0. Можете да ги менувате поставките за вашата табла.
Историја на ревизии на документи за HDMI PHY Intel
FPGA IP Дизајн ПрampУпатство за употреба
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
| 2022.07.20 | 22.2 | 1.0.0 | Почетно ослободување. |
Документи / ресурси
 |
Intel HDMI PHY FPGA IP Дизајн Прample [pdf] Упатство за корисникот HDMI PHY FPGA IP Дизајн Прample, HDMI PHY, FPGA IP дизајн Прampле, HDMI PHY IP Дизајн Прample, FPGA IP Дизајн Прample, IP Дизајн Прampле, 732781 |
