intel HDMI PHY FPGA IP Design Example User Guide

HDMI PHY Design Example Quick Start Guide foar Intel® Arria® 10-apparaten

It HDMI PHY Intel® FPGA IP-ûntwerp bglample foar Intel Arria® 10 apparaten hat in HDMI 2.0 RX-TX retransmit design dat stipet kompilaasje en hardware testen.
As jo ​​​​in ûntwerp generearje eksample, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen.

figuer 1. Development Steps

Related Information
HDMI PHY Intel FPGA IP User Guide

It generearjen fan it ûntwerp

Brûk de HDMI PHY Intel FPGA IP-parameterbewurker yn 'e Intel Quartus® Prime-software om it ûntwerp bglamples.

figuer 2. It generearjen fan de Design Flow

1. Meitsje in projekt rjochte op Intel Arria 10 apparaatfamylje en selektearje it winske apparaat.
2. Sykje en dûbelklik yn 'e IP-katalogus Interfaceprotokollen ➤ Audio en fideo ➤ HDMI TX PHY Intel FPGA IP (of HDMI RX PHY Intel FPGA IP). It finster Nije IP-fariaasje of Nije IP-fariaasje ferskynt.
3. Spesifisearje in namme op it heechste nivo foar jo oanpaste IP-fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .ip of .qsys.
4. Klik OK. De parameter bewurker ferskynt.
   Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel
   Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
   Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
5. Op it ûntwerp Example ljepper, selektearje Arria 10 HDMI RX-TX Retransmit.
6. Selektearje Simulaasje om de testbank te generearjen, en selektearje Synthesis om it hardware-ûntwerp te generearjen bglample.
   Jo moatte op syn minst ien fan dizze opsjes selektearje om it ûntwerp bglample files.
   As jo ​​beide selektearje, is de generaasjetiid langer.
7. Foar Generate File Opmaak, selektearje Verilog of VHDL.
8. Foar Target Development Kit, selektearje Intel Arria 10 GX FPGA Development
   Kit. As jo ​​in ûntwikkelingskit selektearje, dan feroaret it doelapparaat om te passen by it apparaat op doelboerd. Foar Intel Arria 10 GX FPGA Development Kit is it standertapparaat 10AX115S2F4I1SG.
9. Klik Generearje Example Design.

Kompilearjen en testen fan it ûntwerp

Om in demonstraasjetest te kompilearjen en út te fieren op 'e hardware bglampfoar ûntwerp, folgje dizze stappen:

1. Soargje foar hardware bglample design generaasje is kompleet.
2. Starte de Intel Quartus Prime-software en iepenje de .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Klik op Ferwurkjen ➤ Start kompilaasje.
4. Nei suksesfolle kompilaasje, in .sof file wurdt generearre yn 'e quartus/ output_files triemtafel.
5. Ferbine Bitec HDMI 2.0 FMC Daughter Card Rev 11 oan de on-board FMC haven B (J2).
6. Ferbine TX (P1) fan 'e Bitec FMC-dochterkaart mei in eksterne fideoboarne.
7. Ferbine RX (P2) fan 'e Bitec FMC-dochterkaart oan in eksterne fideo-sink of fideo-analyzer.
8. Soargje derfoar dat alle skeakels op it ûntwikkelingsboerd yn standertposysje binne.
9. Konfigurearje de selektearre Intel Arria 10 apparaat op de ûntwikkeling board mei help fan de oanmakke .sof file (Tools ➤ Programmer).
10. De analysator moat de fideo sjen litte generearre fan 'e boarne. Kompilearjen en testen fan it ûntwerp

Related Information
Intel Arria 10 FPGA Development Kit User Guide

HDMI PHY Intel FPGA IP Design Example Parameters

tabel 1. HDMI PHY Intel FPGA IP Design Example Parameters foar Intel Arria 10
Apparaten

Dizze opsjes binne allinich beskikber foar Intel Arria 10-apparaten.

Parameter	Wearde	Beskriuwing
Beskikber Design Example
Selektearje Design	Arria 10 HDMI RX-TX Retransmit	Selektearje it ûntwerp bglample te generearjen.

Design Example Files
Simulaasje	Oan út	Skeakelje dizze opsje oan om de nedige te generearjen files foar de simulaasje testbench.
Synteze	Oan út	Skeakelje dizze opsje oan om de nedige te generearjen files foar Intel Quartus Prime kompilaasje en hardware demonstraasje.

Generearre HDL-formaat
Generearje File Formaat	Verilog, VHDL	Selektearje jo foarkar HDL-opmaak foar it generearre ûntwerp eksample fileset. Noat: Dizze opsje bepaalt allinich it formaat foar de generearre IP-topnivo files. Alle oare files (bglample testbenches en topnivo files foar hardware demonstraasje) binne yn Verilog HDL-formaat.

Target Development Kit
Selektearje Board	Gjin ûntwikkelingskit,	Selektearje it boerd foar it rjochte ûntwerp bglample.
	Arria 10 GX FPGA Development Kit, Oanpaste ûntwikkeling Kit	Gjin ûntwikkelingskit: Dizze opsje slút alle hardwareaspekten út foar it ûntwerp bglample. De IP-kearn stelt alle pin-opdrachten yn op firtuele pins. Arria 10 GX FPGA Development Kit: Dizze opsje selekteart automatysk it doelapparaat fan it projekt om te passen by it apparaat op dizze ûntwikkelingskit. Jo kinne it doelapparaat feroarje mei de Feroarje doelapparaat parameter as jo bestjoersferzje in oare apparaatfariant hat. De IP-kearn stelt alle pin-opdrachten yn neffens de ûntwikkelingskit.
		Custom Development Kit: Dizze opsje lit it ûntwerp eksample wurde hifke op in tredde partij ûntwikkeling kit mei in Intel FPGA. Jo moatte miskien de pin-opdrachten op jo eigen ynstelle.

Doelapparaat
Feroarje doelapparaat	Oan út	Skeakelje dizze opsje oan en selektearje de foarkar apparaatfariant foar de ûntwikkelingskit.

HDMI 2.0 PHY Design Example

It HDMI PHY Intel FPGA IP-ûntwerp bglample toant ien HDMI-eksimplaar parallelle loopback besteande út trije RX-kanalen en fjouwer TX-kanalen, operearje mei gegevensraten oant 6 Gbps.

It generearre HDMI PHY Intel FPGA IP-ûntwerp example is itselde as it ûntwerp example generearre yn de HDMI Intel FPGA IP-kearn. Lykwols, dit ûntwerp example brûkt de nije TX PHY, RX PHY, en PHY arbiter ynstee fan oanpaste RTL yn it HDMI Intel FPGA IP-kearnûntwerp eks.ample.

figuer 3. HDMI 2.0 PHY Design Example

Module	Beskriuwing
RX PHY	De RX PHY herstelt seriële HDMI-gegevens en stjoert dit nei de HDMI RX-kearn yn parallel formaat op 'e herstelde klokdomeinen (rx_clk[2:0]). De gegevens wurde dekodearre yn fideo

Module	Beskriuwing
	gegevens út te fieren fia AXI4-streamfideo. De RX PHY stjoert ek vid_clk- en ls_clk-sinjalen nei de HDMI RX-kearn fia de PHY-ynterface.
HDMI TX Core	De HDMI TX-kearn ûntfangt AXI4-streamfideogegevens en kodearret dit yn parallelle gegevens fan HDMI-formaat. De HDMI TX-kearn stjoert dizze gegevens nei de TX PHY.
HDMI RX Core	De IP ûntfangt de seriële gegevens fan 'e RX PHY en fiert gegevensôfstimming, kanaaldeskew, TMDS-dekodearring, auxiliary data-dekodearring, fideo-data-dekodearring, audio-data-dekodearring, en descrambling.
TX PHY	Untfangt en serialisearret de parallelle gegevens fan 'e HDMI TX-kearn en jout HDMI TMDS-streams út. De TX PHY produseart tx_clk foar de HDMI TX-kearn. De TX PHY genereart ek vid_clk en ls_clk en stjoert dizze sinjalen nei de HDMI TX-kearn fia de PHY-ynterface.
IOPLL	Genereart 300 MHz AXI seriële streamklok foar de AXI4-streamynterface.
I2C Master	Om konfigurearje de ferskate PCB komponinten.

Hardware en software easken

Intel brûkt de folgjende hardware en software om it ûntwerp te testen bglample.

Hardware

• Intel Arria 10 GX FPGA Development Kit
• HDMI-boarne (Graphics Processor Unit (GPU)
• HDMI Sink (Monitor)
• Bitec HDMI FMC 2.0 dochterkaart (ferzje 11)
• HDMI kabels

Software

• Intel Quartus Prime Pro Edition (foar hardware testen)
• ModelSim* - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (allinich Verilog HDL)/VCS MX, of Xcelium* Parallelle simulator

Directory Struktuer

De mappen befetsje de oanmakke file foar it HDMI Intel FPGA IP-ûntwerp bglample.

figuer 4. Directory Struktuer foar it ûntwerp Example

Rekonfiguraasje Sequence Flow

figuer 5. Multi-rate Reconfiguration Sequence Flow 

De figuer yllustrearret de multi-rate rekonfiguraasje folchoarder flow fan de controller as it ûntfangt input data stream en referinsje klok frekwinsje, of as de transceiver wurdt ûntskoattele.

Interface Sinjalen

De tabellen listje de sinjalen foar it HDMI PHY Intel FPGA IP-ûntwerp example.

Tabel 3. Top-Level Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
On-board Oscillator Signal
clk_fpga_b3_p	Ynfier	1	100 MHz frije rinnende klok foar kearnreferinsjeklok
refclk_fmcb_p	Ynfier	1	Referinsjeklok mei fêste taryf foar power-up kalibraasje fan 'e transceiver. It is standert 625 MHz, mar kin fan elke frekwinsje wêze

Brûker Push Buttons en LEDs
cpu_resetn	Ynfier	1	Global weromsette
brûker_led_g	Utfier	2	Griene LED display

HDMI FMC-dochterkaartpins op FMC-poarte B
fmcb_gbtclk_m2c_p_0	Ynfier	1	HDMI RX TMDS klok
fmcb_dp_m2c_p	Ynfier	3	HDMI RX reade, griene en blauwe gegevenskanalen • Bitec dochterkaart revyzje 11 — [0]: RX TMDS Channel 1 (Grien) — [1]: RX TMDS Channel 2 (Read) — [2]: RX TMDS-kanaal 0 (blau)
fmcb_dp_c2m_p	Utfier	4	HDMI TX-klok, reade, griene en blauwe gegevenskanalen • Bitec dochterkaart revyzje 11 — [0]: TX TMDS-kanaal 2 (read) — [1]: TX TMDS Channel 1 (Grien) — [2]: TX TMDS-kanaal 0 (blau) - [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Ynfier	1	HDMI RX + 5V macht detect
fmcb_la_rx_p_8	Ynfier	1	HDMI RX hot plug detect
fmcb_la_rx_n_8	Ynfier	1	HDMI RX I2C SDA foar DDC en SCDC
fmcb_la_tx_p_10	Ynfier	1	HDMI RX I2C SCL foar DDC en SCDC
fmcb_la_tx_p_12	Ynfier	1	HDMI TX hot plug detect
fmcb_la_tx_n_12	Ynfier	1	HDMI I2C SDA foar DDC en SCDC
fmcb_la_rx_p_10	Ynfier	1	HDMI I2C SCL foar DDC en SCDC
fmcb_la_tx_p_11	Ynfier	1	HDMI I2C SDA foar redriver kontrôle
fmcb_la_rx_n_9	Ynfier	1	HDMI I2C SCL foar redriver kontrôle

Clocking Scheme

It folgjende is it klokskema fan it HDMI PHY Intel FPGA IP-ûntwerp example:

• clk_fpga_b3_p is in 100 MHz fêste taryf klok foar it útfieren fan de NIOS prosessor en kontrôle funksjes. As de levere frekwinsje korrekt is, skeakelet de user_led_g[1] foar elke sekonde.
• refclk_fmcb_p is in fêste taryf referinsje klok foar power-up kalibraasje fan de transceivers. It is standert 625 MHz, mar kin fan elke frekwinsje wêze.
• fmcb_gbtclk_m2c_p_0 is de TMDS-klok foar HDMI RX. Dizze klok wurdt ek brûkt om de HDMI TX-transceivers te riden. As de levere frekwinsje 148.5 MHz is, skeakelet de user_led_g[0] foar elke sekonde.

Hardware opset

It HDMI PHY Intel FPGA IP-ûntwerp bglample is HDMI 2.0b steat en fiert in loop-troch demonstraasje foar in standert HDMI video stream.

Om de hardwaretest út te fieren, ferbine in HDMI-ynskeakele apparaat lykas in grafyske kaart mei HDMI-ynterface oan 'e HDMI RX-ferbining op' e Bitec HDMI 2.0-dochterkaart, dy't de gegevens nei it transceiver RX-blok en HDMI RX rûte.

1. De HDMI-sink dekodearret de poarte yn in standert fideostream en stjoert it nei de klokherstelkearn.
2. De HDMI RX-kearn dekodearret de fideo-, auxiliary- en audiogegevens dy't wurde weromlutsen fia AXI4-stream-ynterface nei de HDMI TX-kearn.
3. De HDMI-boarnepoarte fan 'e FMC-dochterkaart stjoert it byld oer nei in monitor.
4. Druk ien kear op de cpu_resetn knop om systeem weromsette út te fieren.
   Noat: As jo ​​​​in oare Intel FPGA-ûntwikkelingsboerd wolle brûke, moatte jo de apparaatopdrachten en de pinopdrachten feroarje. De transceiver analoge ynstelling wurdt hifke foar de Intel Arria 10 FPGA ûntwikkeling kit en Bitec HDMI 2.0 dochter card. Jo kinne de ynstellings foar jo eigen boerd wizigje.

Dokumintferzjeskiednis foar de HDMI PHY Intel
FPGA IP Design Example User Guide

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
2022.07.20	22.2	1.0.0	Inisjele release.

Dokuminten / Resources

intel HDMI PHY FPGA IP Design Example [pdf] Brûkersgids HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Exampljo, 732781

Referinsjes

• User Manual