Intel HDMI PHY FPGA IP Design Exampراهنمای کاربر

HDMI PHY Design Exampراهنمای شروع سریع برای دستگاه های Intel® Arria® 10

HDMI PHY Intel® FPGA IP طراحی قبلیampل برای دستگاه‌های Intel Arria® 10 دارای طراحی انتقال مجدد HDMI 2.0 RX-TX است که از کامپایل و تست سخت‌افزار پشتیبانی می‌کند.
هنگامی که شما یک طرح سابق تولید می کنیدample، ویرایشگر پارامتر به طور خودکار ایجاد می کند fileبرای شبیه سازی، کامپایل و آزمایش طراحی در سخت افزار ضروری است.

شکل 1. مراحل توسعه

اطلاعات مرتبط
راهنمای کاربر HDMI PHY Intel FPGA IP

تولید طرح

از ویرایشگر پارامتر HDMI PHY Intel FPGA IP در نرم افزار Intel Quartus® Prime برای ایجاد طرح قبلی استفاده کنید.amples

شکل 2. ایجاد جریان طراحی

1. یک پروژه با هدف خانواده دستگاه های Intel Arria 10 ایجاد کنید و دستگاه مورد نظر را انتخاب کنید.
2. در کاتالوگ IP، Protocols Interface ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (یا HDMI RX PHY Intel FPGA IP) را پیدا کرده و دوبار کلیک کنید. پنجره New IP Variant یا New IP Variation ظاهر می شود.
3. یک نام سطح بالا برای تنوع IP سفارشی خود تعیین کنید. ویرایشگر پارامتر تنظیمات تغییرات IP را در یک ذخیره می کند file با نام ip. یا qsys.
4. روی OK کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
   شرکت اینتل تمامی حقوق محفوظ است. اینتل، آرم اینتل و سایر علائم اینتل علائم تجاری اینتل هستند
   شرکت یا شرکت های تابعه آن. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، ندارد، مگر اینکه صراحتاً توسط اینتل به صورت کتبی با آن موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
   نام ها و مارک های دیگر ممکن است به عنوان دارایی دیگران ادعا شود.
5. در طراحی سابقampدر برگه، Arria 10 HDMI RX-TX Retransmit را انتخاب کنید.
6. Simulation را برای تولید testbench انتخاب کنید و Synthesis را برای تولید طراحی سخت افزاری انتخاب کنیدampله
   شما باید حداقل یکی از این گزینه ها را برای ایجاد طرح سابق انتخاب کنیدample files.
   اگر هر دو را انتخاب کنید، زمان تولید بیشتر است.
7. برای ایجاد File فرمت، Verilog یا VHDL را انتخاب کنید.
8. برای Target Development Kit، Intel Arria 10 GX FPGA Development را انتخاب کنید
   کیت. اگر کیت توسعه را انتخاب کنید، دستگاه مورد نظر برای مطابقت با دستگاه روی برد هدف تغییر می‌کند. برای کیت توسعه Intel Arria 10 GX FPGA، دستگاه پیش فرض 10AX115S2F4I1SG است.
9. روی Generate Ex کلیک کنیدampطراحی.

تدوین و تست طرح

برای کامپایل و اجرای یک تست نمایشی روی سخت افزار exampدر طراحی، مراحل زیر را دنبال کنید:

1. اطمینان از سخت افزار قبلیampتولید طراحی کامل شده است.
2. نرم افزار Intel Quartus Prime را اجرا کرده و آن را باز کنید qpf file: /quartus/a10_hdmi2_demo.qpf
3. روی Processing ➤ Start Compilation کلیک کنید.
4. پس از تدوین موفق، یک .sof file در quartus/output_ تولید می شودfileدایرکتوری s.
5. Bitec HDMI 2.0 FMC Daughter Card Rev 11 را به پورت FMC داخلی B (J2) وصل کنید.
6. TX (P1) کارت دختر Bitec FMC را به یک منبع ویدیوی خارجی وصل کنید.
7. RX (P2) کارت دختر Bitec FMC را به یک سینک ویدیویی خارجی یا آنالایزر ویدیویی وصل کنید.
8. اطمینان حاصل کنید که تمام سوئیچ های روی برد توسعه در موقعیت پیش فرض قرار دارند.
9. دستگاه انتخابی Intel Arria 10 را روی برد توسعه با استفاده از .sof ایجاد شده پیکربندی کنید file (ابزار ➤ برنامه نویس).
10. تحلیلگر باید ویدیوی تولید شده از منبع را نمایش دهد. تدوین و تست طرح

اطلاعات مرتبط
راهنمای کاربر کیت توسعه Intel Arria 10 FPGA

HDMI PHY Intel FPGA IP Design Exampپارامترهای le

جدول 1. HDMI PHY Intel FPGA IP Design Exampپارامترهای ل برای Intel Arria 10
دستگاه ها

این گزینه ها فقط برای دستگاه های Intel Arria 10 در دسترس هستند.

پارامتر	ارزش	توضیحات
طراحی موجود به عنوان مثالample
Design را انتخاب کنید	Arria 10 HDMI RX-TX Retransmit	طرح قبلی را انتخاب کنیدampتولید شود.

طراحی پیشینample Files
شبیه سازی	روشن، خاموش	برای ایجاد موارد لازم، این گزینه را روشن کنید files برای تست شبیه سازی.
سنتز	روشن، خاموش	برای ایجاد موارد لازم، این گزینه را روشن کنید files برای کامپایل Intel Quartus Prime و نمایش سخت افزار.

فرمت HDL تولید شده
ایجاد کنید File قالب	Verilog، VHDL	قالب HDL ترجیحی خود را برای طرح تولید شده انتخاب کنیدample fileمجموعه توجه: این گزینه فقط فرمت IP سطح بالای تولید شده را تعیین می کند fileس همه دیگر files (به عنوان مثال، سابقampمیز تست و سطح بالا files برای نمایش سخت افزار) در فرمت Verilog HDL هستند.

کیت توسعه هدف
هیئت مدیره را انتخاب کنید	بدون کیت توسعه،	تابلویی را برای طرح مورد نظر انتخاب کنیدampله
	کیت توسعه Arria 10 GX FPGA، کیت توسعه سفارشی	بدون کیت توسعه: این گزینه تمام جنبه های سخت افزاری را برای طراحی قبلی حذف می کندampله هسته IP تمام تخصیص پین ها را روی پین های مجازی تنظیم می کند. Arria 10 GX FPGA Development Kit: این گزینه به طور خودکار دستگاه مورد نظر پروژه را برای مطابقت با دستگاه روی این کیت توسعه انتخاب می کند. شما می توانید دستگاه مورد نظر را با استفاده از دستگاه هدف را تغییر دهید پارامتر اگر نسخه برد شما نوع دستگاه متفاوتی داشته باشد. هسته IP تمام تخصیص پین ها را با توجه به کیت توسعه تنظیم می کند.
		کیت توسعه سفارشی: این گزینه به طراحی سابق اجازه می دهدampباید روی یک کیت توسعه شخص ثالث با FPGA اینتل آزمایش شود. ممکن است لازم باشد تکالیف پین ها را خودتان تنظیم کنید.

دستگاه هدف
دستگاه هدف را تغییر دهید	روشن، خاموش	این گزینه را روشن کنید و نوع دستگاه مورد نظر را برای کیت توسعه انتخاب کنید.

HDMI 2.0 PHY Design Example

HDMI PHY Intel FPGA IP طراحی سابقampلوپبک موازی یک نمونه HDMI شامل سه کانال RX و چهار کانال TX را نشان می دهد که با سرعت داده تا 6 گیگابیت بر ثانیه کار می کند.

طراحی HDMI PHY Intel FPGA IP سابقample همان طرح قبلی استampدر هسته IP HDMI Intel FPGA ایجاد شده است. با این حال، این طراحی سابقample از TX PHY، RX PHY و PHY arbiter جدید به جای RTL سفارشی در طراحی هسته IP HDMI Intel FPGA استفاده می کند.ampله

شکل 3. HDMI 2.0 PHY Design Example

ماژول	توضیحات
RX PHY	RX PHY داده های سریال HDMI را بازیابی می کند و آن را به صورت موازی در دامنه های ساعت بازیابی شده به هسته HDMI RX ارسال می کند (rx_clk[2:0]). داده ها به صورت ویدئو رمزگشایی می شوند

ماژول	توضیحات
	خروجی داده ها از طریق ویدیوی جریانی AXI4. RX PHY همچنین سیگنال های vid_clk و ls_clk را از طریق رابط PHY به هسته HDMI RX ارسال می کند.
HDMI TX Core	هسته HDMI TX داده های ویدئویی جریان AXI4 را دریافت می کند و آن را در داده های موازی با فرمت HDMI رمزگذاری می کند. هسته HDMI TX این داده ها را به TX PHY ارسال می کند.
HDMI RX Core	IP داده‌های سریال را از RX PHY دریافت می‌کند و تراز داده‌ها، کانال‌زدایی کانال، رمزگشایی TMDS، رمزگشایی داده‌های کمکی، رمزگشایی داده‌های ویدئویی، رمزگشایی داده‌های صوتی و رمزگشایی را انجام می‌دهد.
TX PHY	داده های موازی را از هسته HDMI TX دریافت و سریال می کند و جریان های HDMI TMDS را خروجی می کند. TX PHY tx_clk را برای هسته HDMI TX تولید می کند. TX PHY همچنین vid_clk و ls_clk را تولید می کند و این سیگنال ها را از طریق رابط PHY به هسته HDMI TX ارسال می کند.
IOPLL	ساعت جریان سریال AXI با فرکانس 300 مگاهرتز را برای رابط جریان AXI4 تولید می کند.
I2C Master	برای پیکربندی اجزای مختلف PCB.

سخت افزار و نرم افزار مورد نیاز

اینتل از سخت افزار و نرم افزار زیر برای آزمایش طراحی قبلی استفاده می کندampله

سخت افزار

• کیت توسعه Intel Arria 10 GX FPGA
• منبع HDMI (واحد پردازنده گرافیکی (GPU)
• سینک HDMI (مانیتور)
• کارت دختر Bitec HDMI FMC 2.0 (نسخه 11)
• کابل های HDMI

نرم افزار

• Intel Quartus Prime Pro Edition (برای تست سخت افزار)
• ModelSim* – Intel FPGA Edition، ModelSim – Intel FPGA Starter Edition، NCSim،
  شبیه ساز موازی Riviera-PRO*، VCS* (فقط Verilog HDL)/VCS MX یا Xcelium*

ساختار دایرکتوری

دایرکتوری ها حاوی موارد تولید شده هستند file برای طراحی HDMI Intel FPGA IP سابقampله

شکل 4. ساختار دایرکتوری برای طراحی نمونهample

جریان توالی پیکربندی مجدد

شکل 5. جریان توالی پیکربندی مجدد چند نرخی 

شکل، جریان توالی پیکربندی مجدد چند نرخی کنترلر را هنگامی که جریان داده ورودی و فرکانس ساعت مرجع را دریافت می کند، یا زمانی که فرستنده گیرنده قفل است را نشان می دهد.

سیگنال های رابط

جداول سیگنال های مربوط به طراحی IP HDMI PHY Intel FPGA را فهرست می کندampله

جدول 3. سیگنال های سطح بالا

سیگنال	جهت	عرض	توضیحات
سیگنال نوسان ساز روی برد
clk_fpga_b3_p	ورودی	1	ساعت در حال اجرا آزاد 100 مگاهرتز برای ساعت مرجع هسته
refclk_fmcb_p	ورودی	1	ساعت مرجع با نرخ ثابت برای کالیبراسیون برق رسانی فرستنده گیرنده. به طور پیش فرض 625 مگاهرتز است اما می تواند از هر فرکانسی باشد

دکمه های فشاری کاربر و LED ها
cpu_resetn	ورودی	1	بازنشانی جهانی
user_led_g	خروجی	2	صفحه نمایش LED سبز

پین های کارت دختر HDMI FMC در پورت B FMC
fmcb_gbtclk_m2c_p_0	ورودی	1	ساعت HDMI RX TMDS
fmcb_dp_m2c_p	ورودی	3	کانال های داده HDMI RX قرمز، سبز و آبی • ویرایش کارت دختر Bitec 11 — [0]: RX TMDS Channel 1 (سبز) — [1]: کانال 2 RX TMDS (قرمز) — [2]: RX TMDS Channel 0 (آبی)
fmcb_dp_c2m_p	خروجی	4	ساعت HDMI TX، کانال های داده قرمز، سبز و آبی • ویرایش کارت دختر Bitec 11 — [0]: کانال 2 TX TMDS (قرمز) — [1]: TX TMDS Channel 1 (سبز) — [2]: کانال 0 TX TMDS (آبی) — [3]: کانال ساعت TX TMDS
fmcb_la_rx_p_9	ورودی	1	تشخیص قدرت HDMI RX +5V
fmcb_la_rx_p_8	ورودی	1	تشخیص دوشاخه داغ HDMI RX
fmcb_la_rx_n_8	ورودی	1	HDMI RX I2C SDA برای DDC و SCDC
fmcb_la_tx_p_10	ورودی	1	HDMI RX I2C SCL برای DDC و SCDC
fmcb_la_tx_p_12	ورودی	1	تشخیص دوشاخه داغ HDMI TX
fmcb_la_tx_n_12	ورودی	1	HDMI I2C SDA برای DDC و SCDC
fmcb_la_rx_p_10	ورودی	1	HDMI I2C SCL برای DDC و SCDC
fmcb_la_tx_p_11	ورودی	1	HDMI I2C SDA برای کنترل مجدد درایور
fmcb_la_rx_n_9	ورودی	1	HDMI I2C SCL برای کنترل مجدد درایور

طرح ساعت

در زیر طرح کلاک HDMI PHY Intel FPGA IP طراحی شده استampدر:

• clk_fpga_b3_p یک ساعت با نرخ ثابت 100 مگاهرتز برای اجرای پردازشگر NIOS و عملکردهای کنترلی است. اگر فرکانس ارائه شده درست باشد، user_led_g[1] برای هر ثانیه تغییر می کند.
• refclk_fmcb_p یک ساعت مرجع با نرخ ثابت برای کالیبراسیون قدرت گیرنده‌ها است. به طور پیش فرض 625 مگاهرتز است اما می تواند از هر فرکانسی باشد.
• fmcb_gbtclk_m2c_p_0 ساعت TMDS برای HDMI RX است. از این ساعت برای هدایت فرستنده های HDMI TX نیز استفاده می شود. اگر فرکانس ارائه شده 148.5 مگاهرتز باشد، user_led_g[0] برای هر ثانیه تغییر می کند.

راه اندازی سخت افزار

HDMI PHY Intel FPGA IP طراحی سابقample دارای HDMI 2.0b است و نمایش حلقه ای را برای یک جریان ویدئویی HDMI استاندارد انجام می دهد.

برای اجرای تست سخت افزار، یک دستگاه دارای HDMI مانند کارت گرافیک با رابط HDMI را به کانکتور HDMI RX در کارت دختر Bitec HDMI 2.0 متصل کنید، که داده ها را به بلوک گیرنده RX و HDMI RX هدایت می کند.

1. سینک HDMI پورت را به یک جریان ویدیویی استاندارد رمزگشایی می کند و آن را به هسته بازیابی ساعت ارسال می کند.
2. هسته HDMI RX داده های ویدئویی، کمکی و صوتی را رمزگشایی می کند تا از طریق رابط جریان AXI4 به هسته HDMI TX برگردانده شود.
3. پورت منبع HDMI کارت دختر FMC تصویر را به مانیتور منتقل می کند.
4. دکمه cpu_resetn را یک بار فشار دهید تا سیستم ریست انجام شود.
   توجه: اگر می خواهید از یک برد توسعه FPGA اینتل دیگر استفاده کنید، باید تخصیص دستگاه و تخصیص پین را تغییر دهید. تنظیمات آنالوگ فرستنده گیرنده برای کیت توسعه Intel Arria 10 FPGA و کارت دختر Bitec HDMI 2.0 آزمایش شده است. می توانید تنظیمات برد خود را تغییر دهید.

تاریخچه ویرایش سند برای HDMI PHY Intel
FPGA IP Design Exampراهنمای کاربر

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2022.07.20	22.2	1.0.0	انتشار اولیه

اسناد / منابع

Intel HDMI PHY FPGA IP Design Example [pdfراهنمای کاربر HDMI PHY FPGA IP Design Example، HDMI PHY، FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Exampلو ، 732781

مراجع

• راهنمای کاربر