intel HDMI PHY FPGA IP Desain Example Panduan Pengguna
Desain PHY HDMI Example Panduan Memulai Cepat untuk Perangkat Intel® Arria® 10
Desain HDMI PHY Intel® FPGA IP example untuk perangkat Intel Arria® 10 dilengkapi desain transmisi ulang HDMI 2.0 RX-TX yang mendukung kompilasi dan pengujian perangkat keras.
Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileDiperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras.
Gambar 1. Langkah Pengembangan
Informasi Terkait
Panduan Pengguna HDMI PHY Intel FPGA IP
Menghasilkan Desain
Gunakan editor parameter HDMI PHY Intel FPGA IP dalam perangkat lunak Intel Quartus® Prime untuk menghasilkan desain exampsedikit.
Gambar 2. Menghasilkan Alur Desain
- Buat proyek yang menargetkan rangkaian perangkat Intel Arria 10 dan pilih perangkat yang diinginkan.
- Di Katalog IP, temukan dan klik dua kali Protokol Antarmuka ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (atau HDMI RX PHY Intel FPGA IP). Jendela Varian IP Baru atau Variasi IP Baru muncul.
- Tentukan nama tingkat atas untuk variasi IP khusus Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .ip atau .qsys.
- Klik Oke. Editor parameter muncul.
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel
Korporasi atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak mengubah produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
Nama dan merek lain dapat diklaim sebagai milik orang lain. - Pada Desain Example tab, pilih Arria 10 HDMI RX-TX Retransmit.
- Pilih Simulasi untuk menghasilkan testbench, dan pilih Sintesis untuk menghasilkan ex desain perangkat kerasampsaya.
Anda harus memilih setidaknya satu dari opsi ini untuk menghasilkan ex desainample files.
Jika Anda memilih keduanya, waktu pembuatannya lebih lama. - Untuk Menghasilkan File Format, pilih Verilog atau VHDL.
- Untuk Target Development Kit, pilih Intel Arria 10 GX FPGA Development
Kit. Jika Anda memilih kit pengembangan, perangkat target akan berubah agar sesuai dengan perangkat di papan target. Untuk Kit Pengembangan Intel Arria 10 GX FPGA, perangkat default adalah 10AX115S2F4I1SG. - Klik Hasilkan Example Desain.
Menyusun dan Menguji Desain
Untuk mengkompilasi dan menjalankan uji demonstrasi pada perangkat keras example desain, ikuti langkah-langkah ini:
- Pastikan perangkat keras example desain generasi selesai.
- Luncurkan perangkat lunak Intel Quartus Prime dan buka .qpf file: /quartus/a10_hdmi2_demo.qpf
- Klik Memproses ➤ Mulai Kompilasi.
- Setelah kompilasi berhasil, .sof file dihasilkan di quartus/ output_filedirektori s.
- Hubungkan Bitec HDMI 2.0 FMC Daughter Card Rev 11 ke port B FMC terpasang (J2).
- Hubungkan TX (P1) dari kartu anak FMC Bitec ke sumber video eksternal.
- Hubungkan RX (P2) dari kartu anak FMC Bitec ke sink video eksternal atau penganalisa video.
- Pastikan semua sakelar di papan pengembangan berada di posisi default.
- Konfigurasikan perangkat Intel Arria 10 yang dipilih pada papan pengembangan menggunakan .sof yang dihasilkan file (Alat ➤ Pemrogram).
- Penganalisis harus menampilkan video yang dihasilkan dari sumbernya. Menyusun dan Menguji Desain
Informasi Terkait
Panduan Pengguna Intel Arria 10 FPGA Development Kit
HDMI PHY Intel FPGA IP Desain Example Parameter
Tabel 1. Desain HDMI PHY Intel FPGA IP Example Parameter untuk Intel Arria 10
Perangkat
Opsi ini hanya tersedia untuk perangkat Intel Arria 10.
| Parameter | Nilai | Keterangan |
| Tersedia Desain Example | ||
| Pilih Desain | Arria 10 HDMI RX-TX Mengirim Ulang | Pilih desain example yang akan dihasilkan. |
| Desain Example Files | ||
| Simulasi | Nyala, mati | Aktifkan opsi ini untuk menghasilkan yang diperlukan files untuk testbench simulasi. |
| Sintesis | Nyala, mati | Aktifkan opsi ini untuk menghasilkan yang diperlukan files untuk kompilasi Intel Quartus Prime dan demonstrasi perangkat keras. |
| Format HDL yang dihasilkan | ||
| Menghasilkan File Format | Verilog, VHDL | Pilih format HDL pilihan Anda untuk desain yang dihasilkan example filemengatur.
Catatan: Opsi ini hanya menentukan format untuk IP tingkat atas yang dihasilkan files. Semua lainnya files (misample testbenches dan tingkat atas files untuk demonstrasi perangkat keras) dalam format Verilog HDL. |
| Kit Pengembangan Target | ||
| Pilih Papan | Tidak ada Perangkat Pengembangan, | Pilih papan untuk contoh desain yang ditargetkanampsaya. |
| Kit Pengembangan FPGA Arria 10 GX,
Kit Pengembangan Kustom |
|
|
|
||
| Perangkat Target | ||
| Ubah Perangkat Sasaran | Nyala, mati | Aktifkan opsi ini dan pilih varian perangkat yang disukai untuk development kit. |
Desain HDMI 2.0 PHY Kelample
Desain HDMI PHY Intel FPGA IP example menunjukkan satu loopback paralel instans HDMI yang terdiri dari tiga saluran RX dan empat saluran TX, yang beroperasi pada kecepatan data hingga 6 Gbps.
Desain HDMI PHY Intel FPGA IP example sama dengan desain exampfile yang dihasilkan dalam inti HDMI Intel FPGA IP. Namun, desain ini example menggunakan arbiter TX PHY, RX PHY, dan PHY baru alih-alih RTL khusus dalam desain inti HDMI Intel FPGA IP exampsaya.
Gambar 3. Desain HDMI 2.0 PHY Example
| Modul | Keterangan |
| RX PHY | RX PHY memulihkan data serial HDMI dan mengirimkannya ke inti HDMI RX dalam format paralel pada domain jam yang dipulihkan (rx_clk[2:0]). Data diterjemahkan ke dalam video |
| Modul | Keterangan |
| data yang akan dikeluarkan melalui video AXI4-stream. RX PHY juga mengirimkan sinyal vid_clk dan ls_clk ke inti HDMI RX melalui antarmuka PHY. | |
| Inti HDMI TX | Inti HDMI TX menerima data video aliran AXI4 dan mengkodekannya menjadi data paralel format HDMI. Inti HDMI TX mengirimkan data ini ke TX PHY. |
| Inti RX HDMI | IP menerima data serial dari RX PHY dan melakukan penyelarasan data, deskew saluran, decoding TMDS, decoding data tambahan, decoding data video, decoding data audio, dan descrambling. |
| TX PHY | Menerima dan membuat serial data paralel dari inti HDMI TX dan mengeluarkan aliran HDMI TMDS. TX PHY menghasilkan tx_clk untuk inti HDMI TX. TX PHY juga menghasilkan vid_clk dan ls_clk dan mengirimkan sinyal ini ke inti HDMI TX melalui antarmuka PHY. |
| IOPLL | Menghasilkan jam aliran serial AXI 300 MHz untuk antarmuka aliran AXI4. |
| Guru I2C | Untuk mengkonfigurasi berbagai komponen PCB. |
Persyaratan Perangkat Keras dan Perangkat Lunak
Intel menggunakan perangkat keras dan perangkat lunak berikut untuk menguji desain exampsaya.
Perangkat keras
- Kit Pengembangan Intel Arria 10 GX FPGA
- Sumber HDMI (Unit Prosesor Grafis (GPU)
- Wastafel HDMI (Monitor)
- Kartu putri Bitec HDMI FMC 2.0 (Revisi 11)
- kabel HDMI
Perangkat lunak
- Intel Quartus Prime Pro Edition (untuk pengujian perangkat keras)
- ModelSim* – Edisi Intel FPGA, ModelSim – Edisi Pemula Intel FPGA, NCSim,
Riviera-PRO*, VCS* (Verilog HDL saja)/VCS MX, atau Xcelium* Simulator paralel
Struktur Direktori
Direktori berisi file yang dihasilkan file untuk desain HDMI Intel FPGA IP exampsaya.
Gambar 4. Struktur Direktori untuk Perancangan Kelample
Alur Urutan Konfigurasi Ulang
Gambar 5. Alur Urutan Rekonfigurasi Multi-tingkat
Gambar tersebut mengilustrasikan aliran urutan konfigurasi ulang multi-tingkat dari pengontrol ketika menerima aliran data input dan frekuensi jam referensi, atau ketika transceiver tidak terkunci.
Sinyal Antarmuka
Tabel mencantumkan sinyal untuk desain HDMI PHY Intel FPGA IP exampsaya.
Tabel 3. Sinyal Tingkat Atas
| Sinyal | Arah | Lebar | Keterangan |
| Sinyal Osilator On-board | |||
| clk_fpga_b3_p | Masukan | 1 | Jam berjalan bebas 100 MHz untuk jam referensi inti |
| refclk_fmcb_p | Masukan | 1 | Jam referensi laju tetap untuk kalibrasi penyalaan transceiver. Ini adalah 625 MHz secara default tetapi dapat dari frekuensi apa pun |
| Tombol Tekan Pengguna dan LED | |||
| cpu_resetn | Masukan | 1 | Penyetelan ulang global |
| pengguna_led_g | Keluaran | 2 | Tampilan LED hijau |
| Pin Kartu Putri FMC HDMI di Port B FMC | |||
| fmcb_gbtclk_m2c_p_0 | Masukan | 1 | Jam HDMI RX TMDS |
| fmcb_dp_m2c_p | Masukan | 3 | Saluran data merah, hijau, dan biru HDMI RX
• Revisi kartu putri Bitec 11 — [0]: Saluran RX TMDS 1 (Hijau) — [1]: Saluran RX TMDS 2 (Merah) — [2]: Saluran RX TMDS 0 (Biru) |
| fmcb_dp_c2m_p | Keluaran | 4 | Jam HDMI TX, saluran data merah, hijau, dan biru
• Revisi kartu putri Bitec 11 — [0]: TX TMDS Saluran 2 (Merah) — [1]: TX TMDS Saluran 1 (Hijau) — [2]: TX TMDS Saluran 0 (Biru) — [3]: Saluran Jam TX TMDS |
| fmcb_la_rx_p_9 | Masukan | 1 | Deteksi daya HDMI RX +5V |
| fmcb_la_rx_p_8 | Masukan | 1 | Deteksi hot plug HDMI RX |
| fmcb_la_rx_n_8 | Masukan | 1 | HDMI RX I2C SDA untuk DDC dan SCDC |
| fmcb_la_tx_p_10 | Masukan | 1 | HDMI RX I2C SCL untuk DDC dan SCDC |
| fmcb_la_tx_p_12 | Masukan | 1 | Deteksi hot plug HDMI TX |
| fmcb_la_tx_n_12 | Masukan | 1 | HDMI I2C SDA untuk DDC dan SCDC |
| fmcb_la_rx_p_10 | Masukan | 1 | HDMI I2C SCL untuk DDC dan SCDC |
| fmcb_la_tx_p_11 | Masukan | 1 | HDMI I2C SDA untuk kontrol driver ulang |
| fmcb_la_rx_n_9 | Masukan | 1 | HDMI I2C SCL untuk kontrol driver ulang |
Skema Pencatatan Jam Kerja
Berikut adalah skema clocking HDMI PHY Intel FPGA IP design exampsaya:
- clk_fpga_b3_p adalah jam kecepatan tetap 100 MHz untuk menjalankan fungsi prosesor dan kontrol NIOS. Jika frekuensi yang disediakan benar, user_led_g[1] beralih setiap detik.
- refclk_fmcb_p adalah jam referensi laju tetap untuk kalibrasi penyalaan transceiver. Ini adalah 625 MHz secara default tetapi dapat dari frekuensi apa pun.
- fmcb_gbtclk_m2c_p_0 adalah jam TMDS untuk HDMI RX. Jam ini juga digunakan untuk menggerakkan transceiver HDMI TX. Jika frekuensi yang disediakan adalah 148.5 MHz, user_led_g[0] beralih setiap detik.
Pengaturan Perangkat Keras
Desain HDMI PHY Intel FPGA IP example berkemampuan HDMI 2.0b dan melakukan demonstrasi loop-through untuk streaming video HDMI standar.
Untuk menjalankan pengujian perangkat keras, sambungkan perangkat berkemampuan HDMI seperti kartu grafis dengan antarmuka HDMI ke konektor HDMI RX pada kartu anak Bitec HDMI 2.0, yang merutekan data ke blok RX transceiver dan HDMI RX.
- Wastafel HDMI menerjemahkan port menjadi aliran video standar dan mengirimkannya ke inti pemulihan jam.
- Inti HDMI RX menerjemahkan data video, tambahan, dan audio untuk diputar kembali melalui antarmuka aliran AXI4 ke inti HDMI TX.
- Port sumber HDMI dari kartu putri FMC mentransmisikan gambar ke monitor.
- Tekan tombol cpu_resetn sekali untuk melakukan reset sistem.
Catatan: Jika Anda ingin menggunakan papan pengembangan Intel FPGA lainnya, Anda harus mengubah penetapan perangkat dan penetapan pin. Pengaturan analog transceiver diuji untuk kit pengembangan Intel Arria 10 FPGA dan kartu putri Bitec HDMI 2.0. Anda dapat mengubah pengaturan untuk papan Anda sendiri.
Riwayat Revisi Dokumen untuk HDMI PHY Intel
Desain IP FPGA Kelample Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2022.07.20 | 22.2 | 1.0.0 | Rilis awal. |
Dokumen / Sumber Daya
 |
intel HDMI PHY FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna Desain IP HDMI PHY FPGA Contohample, HDMI PHY, Desain IP FPGA Example, Desain HDMI PHY IP Example, Desain IP FPGA Example, Desain IP Kelampl, 732781 |
