intel HDMI PHY FPGA IP Design Example Korisničko uputstvo

HDMI PHY Design Example Vodič za brzi početak za Intel® Arria® 10 uređaje

HDMI PHY Intel® FPGA IP dizajn example za Intel Arria® 10 uređaje ima HDMI 2.0 RX-TX dizajn za retransmit koji podržava kompilaciju i testiranje hardvera.
Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru.

Slika 1. Razvojni koraci

Povezane informacije
HDMI PHY Intel FPGA IP korisnički priručnik

Generisanje dizajna

Koristite HDMI PHY Intel FPGA IP uređivač parametara u softveru Intel Quartus® Prime za generiranje dizajna npr.amples.

Slika 2. Generiranje toka dizajna

1. Kreirajte projekat koji cilja Intel Arria 10 porodicu uređaja i odaberite željeni uređaj.
2. U IP katalogu pronađite i dvaput kliknite na Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (ili HDMI RX PHY Intel FPGA IP). Pojavljuje se prozor Nova IP varijanta ili Nova varijanta IP adrese.
3. Odredite naziv najviše razine za vašu prilagođenu varijaciju IP-a. Editor parametara sprema postavke IP varijacije u a file pod nazivom .ip ili .qsys.
4. Kliknite OK. Pojavljuje se uređivač parametara.
   Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci kompanije Intel
   Korporacija ili njene podružnice. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
   Druga imena i robne marke mogu se smatrati vlasništvom drugih.
5. Na Design Exampna kartici, izaberite Arria 10 HDMI RX-TX Retransmit.
6. Odaberite Simulation za generiranje testne ploče i odaberite Synthesis za generiranje hardverskog dizajna nprample.
   Morate odabrati barem jednu od ovih opcija da biste generirali dizajn nprample files.
   Ako odaberete oba, vrijeme generiranja je duže.
7. Za Generate File Format, odaberite Verilog ili VHDL.
8. Za Target Development Kit, izaberite Intel Arria 10 GX FPGA Development
   Kit. Ako odaberete razvojni komplet, tada se ciljni uređaj mijenja tako da odgovara uređaju na ciljnoj ploči. Za Intel Arria 10 GX FPGA razvojni komplet, podrazumevani uređaj je 10AX115S2F4I1SG.
9. Kliknite Generiraj prample Design.

Sastavljanje i testiranje dizajna

Za kompajliranje i izvođenje demonstracionog testa na hardverskom exampza dizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneracija dizajna je završena.
2. Pokrenite softver Intel Quartus Prime i otvorite .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Kliknite Obrada ➤ Pokreni kompilaciju.
4. Nakon uspješne kompilacije, .sof file generira se u quartus/ output_files imenik.
5. Povežite Bitec HDMI 2.0 FMC Daughter Card Rev 11 na ugrađeni FMC port B (J2).
6. Povežite TX (P1) Bitec FMC kćerke kartice na vanjski video izvor.
7. Povežite RX (P2) Bitec FMC kćerke kartice na eksterni video sink ili video analizator.
8. Uvjerite se da su svi prekidači na razvojnoj ploči u zadanom položaju.
9. Konfigurišite odabrani Intel Arria 10 uređaj na razvojnoj ploči koristeći generirani .sof file (Alati ➤ Programator).
10. Analizator bi trebao prikazati video generiran iz izvora. Sastavljanje i testiranje dizajna

Povezane informacije
Korisnički priručnik za Intel Arria 10 FPGA razvojni komplet

HDMI PHY Intel FPGA IP dizajn Example Parameters

Tabela 1. HDMI PHY Intel FPGA IP dizajn prample Parametri za Intel Arria 10
Uređaji

Ove opcije su dostupne samo za Intel Arria 10 uređaje.

Parametar	Vrijednost	Opis
Dostupan dizajn Example
Odaberite Dizajn	Arria 10 HDMI RX-TX Retransmit	Odaberite dizajn nprample da se generiše.

Design Example Files
Simulacija	On, off	Uključite ovu opciju za generiranje potrebnih files za simulacioni testni sto.
Sinteza	On, off	Uključite ovu opciju za generiranje potrebnih files za kompilaciju Intel Quartus Prime i demonstraciju hardvera.

Generisani HDL format
Generiraj File Format	Verilog, VHDL	Odaberite željeni HDL format za generirani dizajn nprample fileset. Napomena: Ova opcija određuje samo format za generiranu IP adresu najvišeg nivoa files. Sve ostalo files (npr. nprample testbenches i top level files za demonstraciju hardvera) su u Verilog HDL formatu.

Target Development Kit
Odaberite Ploča	Bez razvojnog kompleta,	Odaberite ploču za ciljani dizajn nprample.
	Arria 10 GX FPGA razvojni komplet, Custom Development Kit	Bez kompleta za razvoj: Ova opcija isključuje sve hardverske aspekte za dizajn nprample. IP jezgro postavlja sve dodjele pinova na virtuelne pinove. Arria 10 GX FPGA razvojni komplet: Ova opcija automatski bira ciljni uređaj projekta koji odgovara uređaju u ovom razvojnom kompletu. Možete promijeniti ciljni uređaj koristeći Promijenite ciljni uređaj parametar ako vaša revizija ploče ima drugačiju varijantu uređaja. IP jezgro postavlja sve pinove u skladu sa razvojnim kompletom.
		Custom Development Kit: Ova opcija omogućava dizajn nprampda se testira na razvojnom kompletu treće strane sa Intel FPGA. Možda ćete morati sami da postavite dodjeljivanje iglica.

Ciljni uređaj
Promijenite ciljni uređaj	On, off	Uključite ovu opciju i odaberite željenu varijantu uređaja za razvojni komplet.

HDMI 2.0 PHY dizajn Example

HDMI PHY Intel FPGA IP dizajn example pokazuje jednu HDMI instancu paralelne petlje koja se sastoji od tri RX kanala i četiri TX kanala, koji rade pri brzinama podataka do 6 Gbps.

Generisani HDMI PHY Intel FPGA IP dizajn example je isto kao i dizajn exampgenerisani u HDMI Intel FPGA IP jezgru. Međutim, ovaj dizajn example koristi novi TX PHY, RX PHY i PHY arbitar umjesto prilagođenog RTL-a u dizajnu jezgre HDMI Intel FPGA IP example.

Slika 3. HDMI 2.0 PHY dizajn prample

Modul	Opis
RX PHY	RX PHY obnavlja serijske HDMI podatke i šalje ih u HDMI RX jezgro u paralelnom formatu na oporavljenim domenima takta (rx_clk[2:0]). Podaci se dekodiraju u video zapis

Modul	Opis
	podaci za izlaz putem AXI4-stream videa. RX PHY takođe šalje vid_clk i ls_clk signale do HDMI RX jezgre preko PHY interfejsa.
HDMI TX Core	HDMI TX jezgro prima AXI4-stream video podatke i kodira ih u paralelne podatke HDMI formata. HDMI TX jezgro šalje ove podatke na TX PHY.
HDMI RX Core	IP prima serijske podatke od RX PHY i vrši poravnavanje podataka, ispravljanje kanala, TMDS dekodiranje, dekodiranje pomoćnih podataka, dekodiranje video podataka, dekodiranje audio podataka i dekodiranje.
TX PHY	Prima i serijalizira paralelne podatke iz HDMI TX jezgre i emituje HDMI TMDS streamove. TX PHY proizvodi tx_clk za HDMI TX jezgro. TX PHY takođe generiše vid_clk i ls_clk i šalje ove signale u HDMI TX jezgro preko PHY interfejsa.
IOPLL	Generiše 300 MHz AXI serijski stream takt za AXI4-stream interfejs.
I2C Master	Za konfiguraciju različitih PCB komponenti.

Hardverski i softverski zahtjevi

Intel koristi sljedeći hardver i softver za testiranje dizajna nprample.

Hardver

• Intel Arria 10 GX FPGA razvojni komplet
• HDMI izvor (Grafička procesorska jedinica (GPU)
• HDMI sink (monitor)
• Bitec HDMI FMC 2.0 kćerka kartica (revizija 11)
• HDMI kablovi

Softver

• Intel Quartus Prime Pro Edition (za testiranje hardvera)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (samo Verilog HDL)/VCS MX ili Xcelium* paralelni simulator

Struktura imenika

Direktoriji sadrže generirane file za HDMI Intel FPGA IP dizajn example.

Slika 4. Struktura imenika za dizajn prample

Tok redoslijeda rekonfiguracije

Slika 5. Tok sekvence rekonfiguracije s više brzina 

Slika ilustruje tok sekvence rekonfiguracije više brzina kontrolera kada primi tok ulaznih podataka i referentnu frekvenciju takta, ili kada je primopredajnik otključan.

Interface Signals

U tabelama su navedeni signali za HDMI PHY Intel FPGA IP dizajn example.

Tabela 3. Najviši signali

Signal	Smjer	Širina	Opis
Signal oscilatora na ploči
clk_fpga_b3_p	Input	1	100 MHz slobodnog takta za referentni takt jezgra
refclk_fmcb_p	Input	1	Referentni sat fiksne brzine za kalibraciju primopredajnika pri uključivanju. Podrazumevano je 625 MHz, ali može biti bilo koje frekvencije

Korisnička dugmad i LED diode
cpu_resetn	Input	1	Globalno resetovanje
user_led_g	Izlaz	2	Zeleni LED displej

Pinovi HDMI FMC kartice kćeri na FMC portu B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS sat
fmcb_dp_m2c_p	Input	3	HDMI RX crveni, zeleni i plavi kanali podataka • Bitec kćerka kartica revizija 11 — [0]: RX TMDS kanal 1 (zeleno) — [1]: RX TMDS kanal 2 (crveno) — [2]: RX TMDS kanal 0 (plavi)
fmcb_dp_c2m_p	Izlaz	4	HDMI TX sat, crveni, zeleni i plavi kanali podataka • Bitec kćerka kartica revizija 11 — [0]: TX TMDS kanal 2 (crveno) — [1]: TX TMDS kanal 1 (zeleno) — [2]: TX TMDS kanal 0 (plava) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Input	1	HDMI RX +5V detekcija napajanja
fmcb_la_rx_p_8	Input	1	Otkrivanje vrućeg priključka HDMI RX
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA za DDC i SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL za DDC i SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX hot plug detektuje
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA za DDC i SCDC
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL za DDC i SCDC
fmcb_la_tx_p_11	Input	1	HDMI I2C SDA za redriver kontrolu
fmcb_la_rx_n_9	Input	1	HDMI I2C SCL za redriver kontrolu

Clocking Scheme

Sledi šema takta HDMI PHY Intel FPGA IP dizajn example:

• clk_fpga_b3_p je takt fiksne brzine od 100 MHz za pokretanje NIOS procesora i kontrolnih funkcija. Ako je isporučena frekvencija ispravna, user_led_g[1] se prebacuje svake sekunde.
• refclk_fmcb_p je referentni takt fiksne brzine za kalibraciju primopredajnika pri uključivanju. Podrazumevano je 625 MHz, ali može biti bilo koje frekvencije.
• fmcb_gbtclk_m2c_p_0 je TMDS sat za HDMI RX. Ovaj sat se takođe koristi za upravljanje HDMI TX primopredajnicima. Ako je isporučena frekvencija 148.5 MHz, user_led_g[0] se prebacuje svake sekunde.

Podešavanje hardvera

HDMI PHY Intel FPGA IP dizajn exampje sposoban za HDMI 2.0b i izvodi demonstraciju petlje za standardni HDMI video stream.

Da biste pokrenuli hardverski test, povežite uređaj koji podržava HDMI, kao što je grafička kartica sa HDMI interfejsom, na HDMI RX konektor na Bitec HDMI 2.0 ćerki kartici, koji usmerava podatke do RX bloka primopredajnika i HDMI RX.

1. HDMI sinkron dekodira port u standardni video tok i šalje ga u jezgro za oporavak takta.
2. HDMI RX jezgro dekodira video, pomoćne i audio podatke koji se vraćaju nazad preko AXI4-stream interfejsa u HDMI TX jezgro.
3. HDMI izvorni port FMC kćerke kartice prenosi sliku na monitor.
4. Pritisnite dugme cpu_resetn jednom da izvršite resetovanje sistema.
   Napomena: Ako želite da koristite drugu Intel FPGA razvojnu ploču, morate promijeniti dodjelu uređaja i pinova. Analogna postavka primopredajnika je testirana za Intel Arria 10 FPGA razvojni komplet i Bitec HDMI 2.0 kćer karticu. Možete izmijeniti postavke za svoju vlastitu ploču.

Istorija revizija dokumenta za HDMI PHY Intel
FPGA IP Design Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.07.20	22.2	1.0.0	Prvo izdanje.

Dokumenti / Resursi

intel HDMI PHY FPGA IP Design Example [pdf] Korisnički priručnik HDMI PHY FPGA IP dizajn Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP dizajn Example, FPGA IP Design Example, IP Design Example, 732781

Reference

• Uputstvo za upotrebu