intel HDMI PHY FPGA IP Design Example Ръководство за потребителя
HDMI PHY дизайн Прample Ръководство за бърз старт за устройства Intel® Arria® 10
HDMI PHY Intel® FPGA IP дизайн напрample за устройства Intel Arria® 10 разполага с дизайн за препредаване на HDMI 2.0 RX-TX, който поддържа компилация и хардуерно тестване.
Когато генерирате дизайн на прample, редакторът на параметри автоматично създава fileе необходимо за симулиране, компилиране и тестване на дизайна в хардуера.
Фигура 1. Стъпки на развитие
Свързана информация
HDMI PHY Intel FPGA IP Ръководство за потребителя
Генериране на дизайна
Използвайте редактора на HDMI PHY Intel FPGA IP параметри в софтуера Intel Quartus® Prime, за да генерирате дизайна напр.ampлес.
Фигура 2. Генериране на проектния поток
- Създайте проект, насочен към семейство устройства Intel Arria 10 и изберете желаното устройство.
- В IP каталога намерете и щракнете двукратно върху Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (или HDMI RX PHY Intel FPGA IP). Появява се прозорецът New IP Variant или New IP Variation.
- Посочете име от най-високо ниво за вашия персонализиран IP вариант. Редакторът на параметри записва настройките за вариация на IP в a file с име .ip или .qsys.
- Натиснете OK. Появява се редакторът на параметрите.
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel
Корпорация или нейни дъщерни дружества. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
Други имена и марки могат да бъдат заявени като собственост на други. - На Design Exampв раздела изберете Arria 10 HDMI RX-TX препредаване.
- Изберете Симулация, за да генерирате стенда за тестване, и изберете Синтез, за да генерирате дизайна на хардуера, напрampле.
Трябва да изберете поне една от тези опции, за да генерирате дизайна напрample files.
Ако изберете и двете, времето за генериране е по-дълго. - За генериране File Форматирайте, изберете Verilog или VHDL.
- За Target Development Kit изберете Intel Arria 10 GX FPGA Development
Комплект. Ако изберете комплект за разработка, тогава целевото устройство се променя, за да съответства на устройството на целевата платка. За комплекта за разработка на Intel Arria 10 GX FPGA устройството по подразбиране е 10AX115S2F4I1SG. - Щракнете върху Generate Exampдизайн.
Компилиране и тестване на дизайна
За компилиране и стартиране на демонстрационен тест на хардуера напрample design, следвайте тези стъпки:
- Осигурете хардуер напрampгенерирането на дизайн е завършено.
- Стартирайте софтуера Intel Quartus Prime и отворете .qpf file: /quartus/a10_hdmi2_demo.qpf
- Щракнете върху Обработка ➤ Старт на компилация.
- След успешна компилация, .sof file се генерира в quartus/ output_files директория.
- Свържете Bitec HDMI 2.0 FMC Daughter Card Rev 11 към вградения FMC порт B (J2).
- Свържете TX (P1) на дъщерната карта на Bitec FMC към външен видео източник.
- Свържете RX (P2) на дъщерната карта на Bitec FMC към външен видео приемник или видео анализатор.
- Уверете се, че всички превключватели на развойната платка са в позиция по подразбиране.
- Конфигурирайте избраното устройство Intel Arria 10 на платката за разработка, като използвате генерирания .sof file (Инструменти ➤ Програматор).
- Анализаторът трябва да показва видеото, генерирано от източника. Компилиране и тестване на дизайна
Свързана информация
Ръководство за потребителя на Intel Arria 10 FPGA комплект за разработка
HDMI PHY Intel FPGA IP Design Example Параметри
Таблица 1. HDMI PHY Intel FPGA IP дизайн Прample Параметри за Intel Arria 10
Устройства
Тези опции са налични само за устройства с Intel Arria 10.
| Параметър | Стойност | Описание |
| Наличен дизайн Прample | ||
| Изберете Дизайн | Arria 10 HDMI RX-TX препредаване | Изберете дизайна напрampфайл за генериране. |
| Дизайн Прample Files | ||
| Симулация | Включено, изключено | Включете тази опция, за да генерирате необходимите files за симулационния тестов стенд. |
| Синтез | Включено, изключено | Включете тази опция, за да генерирате необходимите files за компилация на Intel Quartus Prime и хардуерна демонстрация. |
| Генериран HDL формат | ||
| Генерирай File формат | Verilog, VHDL | Изберете вашия предпочитан HDL формат за генерирания дизайн напрample fileкомплект.
Забележка: Тази опция определя само формата за генерирания IP от първо ниво fileс. Всички други files (напр. напрample testbenches и най-високо ниво files за хардуерна демонстрация) са във формат Verilog HDL. |
| Комплект за разработка на Target | ||
| Изберете дъска | Без комплект за разработка, | Изберете дъската за целевия дизайн, напрampле. |
| Arria 10 GX FPGA комплект за разработка,
Персонализиран комплект за разработка |
|
|
|
||
| Целево устройство | ||
| Промяна на целевото устройство | Включено, изключено | Включете тази опция и изберете предпочитания вариант на устройство за комплекта за разработка. |
HDMI 2.0 PHY дизайн Example
HDMI PHY Intel FPGA IP дизайн напрample демонстрира един HDMI екземпляр с паралелна обратна връзка, включващ три RX канала и четири TX канала, работещи при скорости на данни до 6 Gbps.
Генерираният HDMI PHY Intel FPGA IP дизайн напрample е същият като дизайна exampфайл, генериран в ядрото HDMI Intel FPGA IP. Въпреки това, този дизайн прample използва новия TX PHY, RX PHY и PHY арбитър вместо персонализиран RTL в дизайна на ядрото на HDMI Intel FPGA IP напр.ampле.
Фигура 3. HDMI 2.0 PHY дизайн Прample
| Модул | Описание |
| RX PHY | RX PHY възстановява серийни HDMI данни и ги изпраща към HDMI RX ядрото в паралелен формат на възстановените часовникови домейни (rx_clk[2:0]). Данните се декодират във видео |
| Модул | Описание |
| данни, които да се извеждат чрез AXI4-поточно видео. RX PHY също изпраща сигнали vid_clk и ls_clk към ядрото на HDMI RX чрез интерфейса PHY. | |
| HDMI TX Core | Ядрото HDMI TX получава AXI4-поточно видео данни и ги кодира в паралелни данни във формат HDMI. Ядрото на HDMI TX изпраща тези данни към TX PHY. |
| HDMI RX Core | IP получава серийните данни от RX PHY и извършва подравняване на данни, изкривяване на канала, TMDS декодиране, спомагателно декодиране на данни, декодиране на видео данни, декодиране на аудио данни и декодиране. |
| TX PHY | Получава и сериализира паралелните данни от HDMI TX ядрото и извежда HDMI TMDS потоци. TX PHY произвежда tx_clk за ядрото на HDMI TX. TX PHY също генерира vid_clk и ls_clk и изпраща тези сигнали към ядрото на HDMI TX чрез интерфейса PHY. |
| IOPLL | Генерира тактова честота от 300 MHz AXI сериен поток за интерфейса AXI4-stream. |
| I2C Master | За конфигуриране на различните PCB компоненти. |
Хардуерни и софтуерни изисквания
Intel използва следния хардуер и софтуер, за да тества дизайна напрampле.
Хардуер
- Комплект за разработка Intel Arria 10 GX FPGA
- HDMI източник (графичен процесор (GPU)
- HDMI мивка (монитор)
- Bitec HDMI FMC 2.0 дъщерна карта (Ревизия 11)
- HDMI кабели
Софтуер
- Intel Quartus Prime Pro Edition (за хардуерно тестване)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (само Verilog HDL)/VCS MX или Xcelium* Паралелен симулатор
Структура на директорията
Директориите съдържат генерираните file за HDMI Intel FPGA IP дизайн прampле.
Фигура 4. Структура на директорията за дизайна Example
Поток на последователността на преконфигуриране
Фигура 5. Поток на последователността на преконфигуриране с множество скорости
Фигурата илюстрира потока на многоскоростната реконфигурационна последователност на контролера, когато той получава входен поток от данни и референтна тактова честота или когато трансивърът е отключен.
Интерфейсни сигнали
Таблиците изброяват сигналите за HDMI PHY Intel FPGA IP дизайн напрampле.
Таблица 3. Сигнали от най-високо ниво
| Сигнал | Посока | ширина | Описание |
| Вграден осцилаторен сигнал | |||
| clk_fpga_b3_p | Вход | 1 | 100 MHz свободно работещ часовник за референтен часовник на ядрото |
| refclk_fmcb_p | Вход | 1 | Референтен часовник с фиксирана скорост за калибриране при включване на трансивъра. По подразбиране е 625 MHz, но може да бъде с всякаква честота |
| Потребителски бутони и светодиоди | |||
| cpu_resetn | Вход | 1 | Глобално нулиране |
| user_led_g | Изход | 2 | Зелен LED дисплей |
| Щифтове на HDMI FMC дъщерна карта на FMC порт B | |||
| fmcb_gbtclk_m2c_p_0 | Вход | 1 | HDMI RX TMDS часовник |
| fmcb_dp_m2c_p | Вход | 3 | HDMI RX червени, зелени и сини канали за данни
• Bitec дъщерна карта ревизия 11 — [0]: RX TMDS канал 1 (зелен) — [1]: RX TMDS канал 2 (червен) — [2]: RX TMDS канал 0 (син) |
| fmcb_dp_c2m_p | Изход | 4 | HDMI TX часовник, червени, зелени и сини канали за данни
• Bitec дъщерна карта ревизия 11 — [0]: TX TMDS канал 2 (червен) — [1]: TX TMDS канал 1 (зелен) — [2]: TX TMDS канал 0 (синьо) — [3]: TX TMDS Clock Channel |
| fmcb_la_rx_p_9 | Вход | 1 | HDMI RX +5V открива мощност |
| fmcb_la_rx_p_8 | Вход | 1 | HDMI RX откриване на горещо включване |
| fmcb_la_rx_n_8 | Вход | 1 | HDMI RX I2C SDA за DDC и SCDC |
| fmcb_la_tx_p_10 | Вход | 1 | HDMI RX I2C SCL за DDC и SCDC |
| fmcb_la_tx_p_12 | Вход | 1 | HDMI TX откриване на горещо включване |
| fmcb_la_tx_n_12 | Вход | 1 | HDMI I2C SDA за DDC и SCDC |
| fmcb_la_rx_p_10 | Вход | 1 | HDMI I2C SCL за DDC и SCDC |
| fmcb_la_tx_p_11 | Вход | 1 | HDMI I2C SDA за управление на redriver |
| fmcb_la_rx_n_9 | Вход | 1 | HDMI I2C SCL за управление на redriver |
Тактова схема
Следното е тактовата схема на HDMI PHY Intel FPGA IP дизайн напрampле:
- clk_fpga_b3_p е часовник с фиксирана честота от 100 MHz за изпълнение на NIOS процесора и контролните функции. Ако подадената честота е правилна, user_led_g[1] превключва за всяка секунда.
- refclk_fmcb_p е референтен часовник с фиксирана честота за калибриране при включване на трансивърите. По подразбиране е 625 MHz, но може да бъде с всякаква честота.
- fmcb_gbtclk_m2c_p_0 е TMDS часовникът за HDMI RX. Този часовник се използва и за управление на HDMI TX трансивърите. Ако подадената честота е 148.5 MHz, user_led_g[0] превключва за всяка секунда.
Хардуерна настройка
HDMI PHY Intel FPGA IP дизайн напрample е съвместим с HDMI 2.0b и извършва loop-through демонстрация за стандартен HDMI видео поток.
За да изпълните хардуерния тест, свържете HDMI-съвместимо устройство като графична карта с HDMI интерфейс към HDMI RX конектора на Bitec HDMI 2.0 дъщерната карта, която насочва данните към приемо-предавателния RX блок и HDMI RX.
- HDMI приемникът декодира порта в стандартен видео поток и го изпраща към ядрото за възстановяване на часовника.
- Ядрото HDMI RX декодира видео, спомагателните и аудио данните, за да бъдат прехвърлени обратно чрез AXI4-stream интерфейс към ядрото HDMI TX.
- Портът за източник HDMI на дъщерната карта на FMC предава изображението към монитор.
- Натиснете бутона cpu_resetn веднъж, за да извършите нулиране на системата.
Забележка: Ако искате да използвате друга платка за разработка на Intel FPGA, трябва да промените назначенията на устройството и назначенията на щифтовете. Аналоговата настройка на трансивъра е тествана за комплекта за разработка Intel Arria 10 FPGA и дъщерната карта Bitec HDMI 2.0. Можете да промените настройките за вашата собствена дъска.
История на ревизиите на документа за HDMI PHY Intel
FPGA IP дизайн Прample Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
| 2022.07.20 | 22.2 | 1.0.0 | Първоначално издание. |
Документи / Ресурси
 |
intel HDMI PHY FPGA IP Design Example [pdf] Ръководство за потребителя HDMI PHY FPGA IP дизайн Прample, HDMI PHY, FPGA IP дизайн Прample, HDMI PHY IP дизайн Прample, FPGA IP дизайн Прample, IP дизайн Прampле, 732781 |
