intel HDMI PHY FPGA IP Design Example Посібник користувача

HDMI PHY Design Example Короткий посібник для пристроїв Intel® Arria® 10

Дизайн HDMI PHY Intel® FPGA IP example для пристроїв Intel Arria® 10 має дизайн ретрансляції HDMI 2.0 RX-TX, який підтримує компіляцію та тестування обладнання.
Коли ви створюєте дизайн напрample, редактор параметрів автоматично створює fileнеобхідні для моделювання, компіляції та тестування конструкції в апаратному забезпеченні.

Рисунок 1. Етапи розробки

Пов'язана інформація
HDMI PHY Intel FPGA IP Посібник користувача

Створення дизайну

Використовуйте редактор параметрів IP HDMI PHY Intel FPGA у програмному забезпеченні Intel Quartus® Prime для створення дизайнуampлес.

Рисунок 2. Створення потоку проектування

1. Створіть проект, націлений на сімейство пристроїв Intel Arria 10, і виберіть потрібний пристрій.
2. У каталозі IP знайдіть і двічі клацніть Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (або HDMI RX PHY Intel FPGA IP). З’явиться вікно New IP Variant або New IP Variation.
3. Укажіть ім’я верхнього рівня для свого варіанту IP-адреси. Редактор параметрів зберігає параметри варіації IP у a file з назвою .ip або .qsys.
4. Натисніть OK. З’явиться редактор параметрів.
   Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками Intel
   Корпорація або її дочірні компанії. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
   Інші назви та бренди можуть бути визнані власністю інших осіб.
5. На Design Exampна вкладці виберіть Arria 10 HDMI RX-TX Retransmit.
6. Виберіть «Моделювання», щоб створити тестовий стенд, і виберіть «Синтез», щоб створити дизайн апаратного забезпеченняample.
   Ви повинні вибрати принаймні один із цих параметрів, щоб створити дизайн example files.
   Якщо вибрати обидва, час генерації подовжується.
7. Для Generate File Формат, виберіть Verilog або VHDL.
8. Для Target Development Kit виберіть Intel Arria 10 GX FPGA Development
   Комплект. Якщо ви обираєте набір для розробки, цільовий пристрій змінюється відповідно до пристрою на цільовій платі. Для Intel Arria 10 GX FPGA Development Kit пристрій за замовчуванням — 10AX115S2F4I1SG.
9. Натисніть Generate ExampLe Design.

Складання та тестування дизайну

Для компіляції та запуску демонстраційного тесту на апаратному забезпеченні напрampдизайн файлу, виконайте такі дії:

1. Переконайтеся, що обладнання напрampстворення дизайну завершено.
2. Запустіть програмне забезпечення Intel Quartus Prime і відкрийте .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Натисніть «Обробка» ➤ «Почати компіляцію».
4. Після успішної компіляції файл .sof file генерується в quartus/ output_fileкаталог s.
5. Підключіть дочірню плату Bitec HDMI 2.0 FMC Rev 11 до вбудованого порту FMC B (J2).
6. Підключіть TX (P1) дочірньої карти Bitec FMC до зовнішнього джерела відео.
7. Підключіть RX (P2) дочірньої карти Bitec FMC до зовнішнього відеоприймача або відеоаналізатора.
8. Переконайтеся, що всі перемикачі на платі розробки знаходяться в положенні за замовчуванням.
9. Налаштуйте вибраний пристрій Intel Arria 10 на платі розробки за допомогою створеного .sof file (Інструменти ➤ Програматор).
10. Аналізатор має відображати відео, згенероване з джерела. Складання та тестування дизайну

Пов'язана інформація
Посібник користувача Intel Arria 10 FPGA Development Kit

HDMI PHY Intel FPGA IP Design Example Параметри

Таблиця 1. HDMI PHY Intel FPGA IP Design ExampПараметри для Intel Arria 10
Пристрої

Ці параметри доступні лише для пристроїв Intel Arria 10.

Параметр	Значення	опис
Доступний дизайн Прample
Виберіть Дизайн	Ретрансляція Arria 10 HDMI RX-TX	Виберіть дизайн напрampфайл, який буде згенерований.

Дизайн Прample Files
Симуляція	Увімкнено, вимкнено	Увімкніть цю опцію, щоб згенерувати необхідні files для тестового стенду моделювання.
Синтез	Увімкнено, вимкнено	Увімкніть цю опцію, щоб згенерувати необхідні files для компіляції Intel Quartus Prime і демонстрації обладнання.

Згенерований формат HDL
Генерувати File Формат	Verilog, VHDL	Виберіть бажаний формат HDL для створеного дизайнуample fileвстановити. Примітка: Цей параметр визначає лише формат для згенерованого IP-адреси верхнього рівня fileс. Всі інші files (наприклад, напрample testbenches і верхнього рівня files для демонстрації обладнання) знаходяться у форматі Verilog HDL.

Набір цільового розвитку
Виберіть дошку	Немає комплекту розробки,	Виберіть дошку для цільового дизайну, напрample.
	Набір для розробки Arria 10 GX FPGA, Спеціальний набір для розробки	Без набору для розробки: ця опція виключає всі апаратні аспекти дизайну, напрample. IP-ядро встановлює всі призначення контактів на віртуальні контакти. Arria 10 GX FPGA Development Kit: цей параметр автоматично вибирає цільовий пристрій проекту, щоб відповідати пристрою в цьому комплекті розробки. Ви можете змінити цільовий пристрій за допомогою Змінити цільовий пристрій параметр, якщо ваша версія плати має інший варіант пристрою. IP-ядро встановлює всі призначення контактів відповідно до комплекту розробки.
		Нестандартний набір для розробки: цей параметр дозволяє розробляти напрample для тестування на сторонньому наборі для розробки з Intel FPGA. Можливо, вам доведеться самостійно встановити призначення контактів.

Цільовий пристрій
Змінити цільовий пристрій	Увімкнено, вимкнено	Увімкніть цю опцію та виберіть бажаний варіант пристрою для комплекту розробки.

HDMI 2.0 PHY Design Example

Дизайн HDMI PHY Intel FPGA IP напрampLe демонструє один екземпляр HDMI паралельної петлі, що складається з трьох каналів RX і чотирьох каналів TX, що працює на швидкості передачі даних до 6 Гбіт/с.

Створений дизайн HDMI PHY Intel FPGA IP напрample такий самий, як дизайн exampфайл, створений у IP-ядрі Intel FPGA HDMI. Однак ця конструкція напрample використовує новий арбітр TX PHY, RX PHY та PHY замість спеціального RTL у дизайні ядра HDMI Intel FPGA IP, напр.ample.

Рисунок 3. HDMI 2.0 PHY Design Example

Модуль	опис
RX PHY	RX PHY відновлює послідовні дані HDMI і надсилає їх на ядро ​​HDMI RX у паралельному форматі у відновлених доменах синхронізації (rx_clk[2:0]). Дані декодуються у відео

Модуль	опис
	дані, які будуть виводитися через потокове відео AXI4. RX PHY також надсилає сигнали vid_clk і ls_clk на ядро ​​HDMI RX через інтерфейс PHY.
HDMI TX Core	Ядро HDMI TX отримує потокові відеодані AXI4 і кодує їх у паралельні дані формату HDMI. Ядро HDMI TX надсилає ці дані до TX PHY.
HDMI RX Core	IP отримує послідовні дані від RX PHY і виконує вирівнювання даних, вирівнювання каналу, декодування TMDS, декодування допоміжних даних, декодування відеоданих, декодування аудіоданих і дескремблювання.
TX PHY	Отримує та серіалізує паралельні дані з ядра HDMI TX і виводить потоки HDMI TMDS. TX PHY створює tx_clk для ядра HDMI TX. TX PHY також генерує vid_clk і ls_clk і надсилає ці сигнали на ядро ​​HDMI TX через інтерфейс PHY.
IOPLL	Генерує тактовий сигнал послідовного потоку AXI 300 МГц для потокового інтерфейсу AXI4.
Майстер I2C	Щоб налаштувати різні компоненти друкованої плати.

Вимоги до обладнання та програмного забезпечення

Intel використовує наступне апаратне та програмне забезпечення для перевірки дизайнуample.

Обладнання

• Комплект розробки Intel Arria 10 GX FPGA
• Джерело HDMI (графічний процесор (GPU)
• Приймач HDMI (монітор)
• Дочірня карта Bitec HDMI FMC 2.0 (версія 11)
• кабелі HDMI

програмне забезпечення

• Intel Quartus Prime Pro Edition (для тестування обладнання)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (лише Verilog HDL)/VCS MX або Xcelium* Паралельний симулятор

Структура каталогу

Каталоги містять створені file для HDMI Intel FPGA IP design example.

Рисунок 4. Структура каталогу для Design Example

Потік послідовності реконфігурації

Малюнок 5. Потік послідовності багатошвидкісної реконфігурації 

На малюнку показано багатошвидкісний потік послідовності реконфігурації контролера, коли він отримує потік вхідних даних і опорну тактову частоту або коли трансивер розблоковано.

Сигнали інтерфейсу

У таблицях наведено сигнали для HDMI PHY Intel FPGA IP, напрample.

Таблиця 3. Сигнали верхнього рівня

Сигнал	Напрямок	Ширина	опис
Сигнал бортового осцилятора
clk_fpga_b3_p	Введення	1	100 МГц у вільному режимі для контрольної тактової частоти ядра
refclk_fmcb_p	Введення	1	Опорний годинник із фіксованою частотою для калібрування трансивера при включенні. За замовчуванням це 625 МГц, але може бути будь-якої частоти

Кнопки користувача та світлодіоди
cpu_resetn	Введення	1	Глобальне скидання
user_led_g	Вихід	2	Зелений світлодіодний дисплей

Контакти дочірньої карти HDMI FMC на порту B FMC
fmcb_gbtclk_m2c_p_0	Введення	1	Годинник HDMI RX TMDS
fmcb_dp_m2c_p	Введення	3	Червоний, зелений і синій канали даних HDMI RX • Версія дочірньої картки Bitec 11 — [0]: канал RX TMDS 1 (зелений) — [1]: канал RX TMDS 2 (червоний) — [2]: канал RX TMDS 0 (синій)
fmcb_dp_c2m_p	Вихід	4	Годинник HDMI TX, червоний, зелений і синій канали даних • Версія дочірньої картки Bitec 11 — [0]: TX TMDS канал 2 (червоний) — [1]: TX TMDS канал 1 (зелений) — [2]: TX TMDS канал 0 (синій) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Введення	1	Виявлення живлення HDMI RX +5 В
fmcb_la_rx_p_8	Введення	1	Виявлення гарячого підключення HDMI RX
fmcb_la_rx_n_8	Введення	1	HDMI RX I2C SDA для DDC і SCDC
fmcb_la_tx_p_10	Введення	1	HDMI RX I2C SCL для DDC і SCDC
fmcb_la_tx_p_12	Введення	1	Виявлення гарячого підключення HDMI TX
fmcb_la_tx_n_12	Введення	1	HDMI I2C SDA для DDC і SCDC
fmcb_la_rx_p_10	Введення	1	HDMI I2C SCL для DDC і SCDC
fmcb_la_tx_p_11	Введення	1	HDMI I2C SDA для керування редрайвером
fmcb_la_rx_n_9	Введення	1	HDMI I2C SCL для керування повторним драйвером

Схема синхронізації

Нижче наведено схему тактування HDMI PHY Intel FPGA IP, напрampле:

• clk_fpga_b3_p — це тактова частота 100 МГц з фіксованою частотою для роботи процесора NIOS і функцій керування. Якщо надана частота правильна, user_led_g[1] перемикається кожну секунду.
• refclk_fmcb_p — опорний тактовий сигнал із фіксованою швидкістю для калібрування трансиверів при включенні. За замовчуванням це 625 МГц, але може бути будь-якої частоти.
• fmcb_gbtclk_m2c_p_0 — це годинник TMDS для HDMI RX. Цей годинник також використовується для керування трансиверами HDMI TX. Якщо надана частота становить 148.5 МГц, user_led_g[0] перемикається кожну секунду.

Налаштування обладнання

Дизайн HDMI PHY Intel FPGA IP напрample підтримує HDMI 2.0b і виконує наскрізну демонстрацію стандартного відеопотоку HDMI.

Щоб запустити тест апаратного забезпечення, підключіть пристрій із підтримкою HDMI, наприклад відеокарту з інтерфейсом HDMI, до роз’єму HDMI RX на дочірній карті Bitec HDMI 2.0, яка спрямовує дані до блоку прийому трансивера та HDMI RX.

1. Приймач HDMI декодує порт у стандартний відеопотік і надсилає його до ядра відновлення тактової частоти.
2. Ядро HDMI RX декодує відео, допоміжні та аудіодані, які повертаються через інтерфейс AXI4-stream до ядра HDMI TX.
3. Порт джерела HDMI дочірньої карти FMC передає зображення на монітор.
4. Натисніть кнопку cpu_resetn один раз, щоб виконати скидання системи.
   Примітка: Якщо ви хочете використовувати іншу плату розробки Intel FPGA, вам потрібно змінити призначення пристроїв і контактів. Налаштування аналогового трансивера протестовано для комплекту розробки Intel Arria 10 FPGA і дочірньої карти Bitec HDMI 2.0. Ви можете змінювати параметри власної дошки.

Історія версій документа для HDMI PHY Intel
FPGA IP Design Example Посібник користувача

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
2022.07.20	22.2	1.0.0	Початковий випуск.

Документи / Ресурси

intel HDMI PHY FPGA IP Design Example [pdfПосібник користувача HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Exampлі, 732781

Список літератури

• Посібник користувача