intel HDMI PHY FPGA IP Diseño ExampGuía del usuario
Diseño HDMI PHY Example Guía de inicio rápido para dispositivos Intel® Arria® 10
El diseño HDMI PHY Intel® FPGA IP exampEl archivo para dispositivos Intel Arria® 10 presenta un diseño de retransmisión HDMI 2.0 RX-TX que admite compilación y pruebas de hardware.
Cuando generas un diseño example, el editor de parmetros crea automticamente el fileEs necesario simular, compilar y probar el diseño en hardware.
Figura 1. Pasos de desarrollo
Información relacionada
Guía del usuario de HDMI PHY Intel FPGA IP
Generación del diseño
Utilice el editor de parámetros HDMI PHY Intel FPGA IP en el software Intel Quartus® Prime para generar el diseño ex.ampLes.
Figura 2. Generación del flujo de diseño
- Cree un proyecto dirigido a la familia de dispositivos Intel Arria 10 y seleccione el dispositivo deseado.
- En el catálogo de IP, busque y haga doble clic en Protocolos de interfaz ➤ Audio y vídeo ➤ HDMI TX PHY Intel FPGA IP (o HDMI RX PHY Intel FPGA IP). Aparece la ventana Nueva variante de IP o Nueva variación de IP.
- Especifique un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file llamado .ip o .qsys.
- Haga clic en Aceptar. Aparece el editor de parámetros.
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Corporación o sus subsidiarias. Intel garantiza el rendimiento de sus productos FPGA y semiconductores según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
Otros nombres y marcas pueden ser reclamados como propiedad de terceros. - En el Diseño ExampEn la pestaña Archivo, seleccione Retransmisión Arria 10 HDMI RX-TX.
- Seleccione Simulación para generar el banco de pruebas y seleccione Síntesis para generar el diseño de hardware exampel.
Debes seleccionar al menos una de estas opciones para generar el diseño example files.
Si selecciona ambos, el tiempo de generación es mayor. - Para generar File Formatee, seleccione Verilog o VHDL.
- Para el kit de desarrollo de Target, seleccione Desarrollo FPGA Intel Arria 10 GX
Equipo. Si selecciona un kit de desarrollo, el dispositivo de destino cambia para coincidir con el dispositivo en la placa de destino. Para el kit de desarrollo Intel Arria 10 GX FPGA, el dispositivo predeterminado es 10AX115S2F4I1SG. - Haga clic en Generar Exampel Diseño.
Compilación y prueba del diseño
Para compilar y ejecutar una prueba de demostración en el hardware example diseño, siga estos pasos:
- Asegúrese de hardware exampLa generación del diseño está completa.
- Inicie el software Intel Quartus Prime y abra el .qpf file: /quartus/a10_hdmi2_demo.qpf
- Haga clic en Procesamiento ➤ Iniciar compilación.
- Después de una compilación exitosa, un .sof file se genera en el quartus/output_filedirectorio s.
- Conecte la tarjeta secundaria Bitec HDMI 2.0 FMC Rev 11 al puerto FMC integrado B (J2).
- Conecte TX (P1) de la tarjeta hija Bitec FMC a una fuente de video externa.
- Conecte RX (P2) de la tarjeta secundaria Bitec FMC a un receptor de video externo o analizador de video.
- Asegúrese de que todos los interruptores de la placa de desarrollo estén en la posición predeterminada.
- Configure el dispositivo Intel Arria 10 seleccionado en la placa de desarrollo utilizando el .sof generado file (Herramientas ➤ Programador).
- El analizador debe mostrar el vídeo generado a partir de la fuente. Compilación y prueba del diseño
Información relacionada
Guía del usuario del kit de desarrollo Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP Diseño ExampParámetros de archivos
Tabla 1. HDMI PHY Intel FPGA IP Diseño Examplos parámetros para Intel Arria 10
Dispositivos
Estas opciones están disponibles solo para dispositivos Intel Arria 10.
| Parámetro | Valor | Descripción |
| Diseño disponible Example | ||
| Seleccionar diseño | Retransmisión Arria 10 HDMI RX-TX | Seleccione el diseño examparchivo a generar. |
| Ex diseñoample Files | ||
| Simulación | Encendido, apagado | Active esta opción para generar los necesarios files para el banco de pruebas de simulación. |
| Síntesis | Encendido, apagado | Active esta opción para generar los necesarios files para compilación Intel Quartus Prime y demostración de hardware. |
| Formato HDL generado | ||
| Generar File Formato | Verilog, VHDL | Seleccione su formato HDL preferido para el diseño generado example filecolocar.
Nota: Esta opción solo determina el formato para la IP de nivel superior generada files. Todos los demás files (por ejemplo, example testbenches y nivel superior files para demostración de hardware) están en formato Verilog HDL. |
| Kit de desarrollo de objetivos | ||
| Seleccionar tablero | sin kit de desarrollo, | Seleccione el tablero para el diseño objetivo exampel. |
| Kit de desarrollo FPGA Arria 10 GX,
Kit de desarrollo personalizado |
|
|
|
||
| Dispositivo de destino | ||
| Cambiar dispositivo de destino | Encendido, apagado | Active esta opción y seleccione la variante de dispositivo preferida para el kit de desarrollo. |
HDMI 2.0 PHY Diseño Example
El diseño HDMI PHY Intel FPGA IP exampEste muestra un loopback paralelo de instancia HDMI que comprende tres canales RX y cuatro canales TX, operando a velocidades de datos de hasta 6 Gbps.
El diseño HDMI PHY Intel FPGA IP generado example es el mismo que el diseño exampArchivo generado en el núcleo HDMI Intel FPGA IP. Sin embargo, este diseño exampLe utiliza el nuevo árbitro TX PHY, RX PHY y PHY en lugar de RTL personalizado en el diseño del núcleo HDMI Intel FPGA IP ex.ampel.
Figura 3. Diseño Ex HDMI 2.0 PHYample
| Módulo | Descripción |
| Física RX | RX PHY recupera datos HDMI en serie y los envía al núcleo HDMI RX en formato paralelo en los dominios de reloj recuperados (rx_clk[2:0]). Los datos se decodifican en vídeo. |
| Módulo | Descripción |
| los datos se enviarán a través de vídeo AXI4-stream. RX PHY también envía señales vid_clk y ls_clk al núcleo HDMI RX a través de la interfaz PHY. | |
| Núcleo HDMI TX | El núcleo HDMI TX recibe datos de vídeo de flujo AXI4 y los codifica en datos paralelos en formato HDMI. El núcleo HDMI TX envía estos datos al TX PHY. |
| Núcleo HDMI RX | El IP recibe los datos en serie del RX PHY y realiza la alineación de datos, la alineación de canales, la decodificación TMDS, la decodificación de datos auxiliares, la decodificación de datos de video, la decodificación de datos de audio y la decodificación. |
| Física de TX | Recibe y serializa los datos paralelos del núcleo HDMI TX y emite transmisiones HDMI TMDS. TX PHY produce tx_clk para el núcleo HDMI TX. TX PHY también genera vid_clk y ls_clk y envía estas señales al núcleo HDMI TX a través de la interfaz PHY. |
| IOPLL | Genera un reloj de flujo serie AXI de 300 MHz para la interfaz de flujo AXI4. |
| Maestro I2C | Para configurar los distintos componentes de la PCB. |
Requisitos de hardware y software
Intel utiliza el siguiente hardware y software para probar el diseño exampel.
Hardware
- Kit de desarrollo de FPGA Intel Arria 10 GX
- Fuente HDMI (Unidad de procesador de gráficos (GPU)
- Disipador HDMI (Monitor)
- Tarjeta hija Bitec HDMI FMC 2.0 (Revisión 11)
- Cables HDMI
Software
- Intel Quartus Prime Pro Edition (para pruebas de hardware)
- ModelSim* – Edición Intel FPGA, ModelSim – Edición Intel FPGA Starter, NCSim,
Simulador paralelo Riviera-PRO*, VCS* (solo Verilog HDL)/VCS MX o Xcelium*
Estructura de directorios
Los directorios contienen los generados. file para el diseño HDMI Intel FPGA IP exampel.
Figura 4. Estructura de directorios para Design Example
Flujo de secuencia de reconfiguración
Figura 5. Flujo de secuencia de reconfiguración de múltiples velocidades
La figura ilustra el flujo de secuencia de reconfiguración de múltiples velocidades del controlador cuando recibe el flujo de datos de entrada y la frecuencia del reloj de referencia, o cuando el transceptor está desbloqueado.
Señales de interfaz
Las tablas enumeran las señales para el diseño HDMI PHY Intel FPGA IP exampel.
Tabla 3. Señales de nivel superior
| Señal | Dirección | Ancho | Descripción |
| Señal del oscilador integrado | |||
| clk_fpga_b3_p | Aporte | 1 | Reloj de funcionamiento libre de 100 MHz para el reloj de referencia central |
| refclk_fmcb_p | Aporte | 1 | Reloj de referencia de velocidad fija para la calibración de encendido del transceptor. Es 625 MHz por defecto pero puede ser de cualquier frecuencia. |
| Botones pulsadores y LED de usuario | |||
| cpu_resetn | Aporte | 1 | Restablecimiento global |
| usuario_led_g | Producción | 2 | Pantalla LED verde |
| Pines de la tarjeta secundaria HDMI FMC en el puerto B de FMC | |||
| fmcb_gbtclk_m2c_p_0 | Aporte | 1 | Reloj HDMI RX TMDS |
| fmcb_dp_m2c_p | Aporte | 3 | Canales de datos HDMI RX rojo, verde y azul
• Tarjeta hija Bitec revisión 11 — [0]: RX TMDS Canal 1 (verde) — [1]: RX TMDS Canal 2 (rojo) — [2]: RX TMDS Canal 0 (Azul) |
| fmcb_dp_c2m_p | Producción | 4 | Reloj HDMI TX, canales de datos rojo, verde y azul
• Tarjeta hija Bitec revisión 11 — [0]: TX TMDS Canal 2 (rojo) — [1]: TX TMDS Canal 1 (verde) — [2]: TX TMDS Canal 0 (Azul) — [3]: Canal de reloj TX TMDS |
| fmcb_la_rx_p_9 | Aporte | 1 | Detección de potencia HDMI RX +5V |
| fmcb_la_rx_p_8 | Aporte | 1 | Detección de conexión en caliente HDMI RX |
| fmcb_la_rx_n_8 | Aporte | 1 | HDMI RX I2C SDA para DDC y SCDC |
| fmcb_la_tx_p_10 | Aporte | 1 | HDMI RX I2C SCL para DDC y SCDC |
| fmcb_la_tx_p_12 | Aporte | 1 | Detección de conexión en caliente HDMI TX |
| fmcb_la_tx_n_12 | Aporte | 1 | HDMI I2C SDA para DDC y SCDC |
| fmcb_la_rx_p_10 | Aporte | 1 | HDMI I2C SCL para DDC y SCDC |
| fmcb_la_tx_p_11 | Aporte | 1 | HDMI I2C SDA para control de redriver |
| fmcb_la_rx_n_9 | Aporte | 1 | HDMI I2C SCL para control de redriver |
Esquema de reloj
El siguiente es el esquema de sincronización del diseño HDMI PHY Intel FPGA IP exampen:
- clk_fpga_b3_p es un reloj de velocidad fija de 100 MHz para ejecutar el procesador NIOS y las funciones de control. Si la frecuencia proporcionada es correcta, user_led_g[1] alterna cada segundo.
- refclk_fmcb_p es un reloj de referencia de velocidad fija para la calibración de encendido de los transceptores. Por defecto es 625 MHz pero puede ser de cualquier frecuencia.
- fmcb_gbtclk_m2c_p_0 es el reloj TMDS para HDMI RX. Este reloj también se utiliza para controlar los transceptores HDMI TX. Si la frecuencia suministrada es 148.5 MHz, user_led_g[0] alterna cada segundo.
Configuración del hardware
El diseño HDMI PHY Intel FPGA IP exampEl archivo es compatible con HDMI 2.0b y realiza una demostración en bucle para una transmisión de video HDMI estándar.
Para ejecutar la prueba de hardware, conecte un dispositivo habilitado para HDMI, como una tarjeta gráfica con interfaz HDMI, al conector HDMI RX de la tarjeta secundaria Bitec HDMI 2.0, que enruta los datos al bloque transceptor RX y HDMI RX.
- El disipador HDMI decodifica el puerto en una transmisión de video estándar y la envía al núcleo de recuperación del reloj.
- El núcleo HDMI RX decodifica los datos de vídeo, auxiliares y de audio que se enviarán en bucle a través de la interfaz de transmisión AXI4 al núcleo HDMI TX.
- El puerto de fuente HDMI de la tarjeta secundaria FMC transmite la imagen a un monitor.
- Presione el botón cpu_resetn una vez para restablecer el sistema.
Nota: Si desea utilizar otra placa de desarrollo Intel FPGA, debe cambiar las asignaciones de dispositivos y de pines. La configuración analógica del transceptor se prueba para el kit de desarrollo Intel Arria 10 FPGA y la tarjeta secundaria Bitec HDMI 2.0. Puede modificar la configuración de su propio tablero.
Historial de revisión de documentos para HDMI PHY Intel
Diseño IP FPGA ExampGuía del usuario
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2022.07.20 | 22.2 | 1.0.0 | Lanzamiento inicial. |
Documentos / Recursos
 |
intel HDMI PHY FPGA IP Diseño Example [pdf] Guía del usuario HDMI PHY FPGA IP Diseño ExampArchivo, HDMI PHY, FPGA IP Design ExampArchivo, HDMI PHY IP Design Examparchivo, FPGA IP Design Examparchivo, IP Diseño Examparchivo, 732781 |
