intel HDMI PHY FPGA IP Design Example Användarhandbok
HDMI PHY Design Example Snabbstartguide för Intel® Arria® 10-enheter
HDMI PHY Intel® FPGA IP-design example för Intel Arria® 10-enheter har en HDMI 2.0 RX-TX återsändningsdesign som stöder kompilering och hårdvarutestning.
När du genererar en design example, skapar parameterredigeraren automatiskt fileär nödvändigt för att simulera, kompilera och testa designen i hårdvara.
Figur 1. Utvecklingssteg
Relaterad information
HDMI PHY Intel FPGA IP Användarhandbok
Skapar designen
Använd HDMI PHY Intel FPGA IP-parameterredigeraren i Intel Quartus® Prime-programvaran för att skapa designen examples.
Figur 2. Generera designflödet
- Skapa ett projekt som är inriktat på Intel Arria 10-enhetsfamiljen och välj önskad enhet.
- I IP-katalogen letar du upp och dubbelklickar på Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (eller HDMI RX PHY Intel FPGA IP). Fönstret Ny IP-variant eller Ny IP-variant visas.
- Ange ett toppnivånamn för din anpassade IP-variant. Parametereditorn sparar IP-variationsinställningarna i en file heter .ip eller .qsys.
- Klicka på OK. Parametereditorn visas.
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel
bolag eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
Andra namn och varumärken kan göras anspråk på att vara andras egendom. - På Design Examppå fliken väljer du Arria 10 HDMI RX-TX Retransmit.
- Välj Simulering för att generera testbänken och välj Syntes för att generera hårdvarudesignen example.
Du måste välja minst ett av dessa alternativ för att generera designen example files.
Om du väljer båda är genereringstiden längre. - För Generera File Format, välj Verilog eller VHDL.
- För Target Development Kit, välj Intel Arria 10 GX FPGA Development
Utrustning. Om du väljer ett utvecklingskit ändras målenheten för att matcha enheten på måltavlan. För Intel Arria 10 GX FPGA Development Kit är standardenheten 10AX115S2F4I1SG. - Klicka på Generera example Design.
Sammanställning och testning av designen
För att kompilera och köra ett demonstrationstest på hårdvaran exampför design, följ dessa steg:
- Se till att hårdvara exampdesigngenerationen är klar.
- Starta programvaran Intel Quartus Prime och öppna .qpf file: /quartus/a10_hdmi2_demo.qpf
- Klicka på Bearbetar ➤ Starta kompilering.
- Efter framgångsrik sammanställning, en .sof file genereras i quartus/ output_files katalog.
- Anslut Bitec HDMI 2.0 FMC Daughter Card Rev 11 till den inbyggda FMC-porten B (J2).
- Anslut TX (P1) på Bitec FMC-dotterkortet till en extern videokälla.
- Anslut RX (P2) på Bitec FMC-dotterkortet till en extern videosink eller videoanalysator.
- Se till att alla omkopplare på utvecklingskortet är i standardläge.
- Konfigurera den valda Intel Arria 10-enheten på utvecklingskortet med den genererade .sof file (Verktyg ➤ Programmerare).
- Analysatorn ska visa videon som genereras från källan. Sammanställning och testning av designen
Relaterad information
Användarhandbok för Intel Arria 10 FPGA Development Kit
HDMI PHY Intel FPGA IP Design Example Parametrar
Tabell 1. HDMI PHY Intel FPGA IP Design Example Parametrar för Intel Arria 10
Enheter
Dessa alternativ är endast tillgängliga för Intel Arria 10-enheter.
| Parameter | Värde | Beskrivning |
| Tillgänglig Design Example | ||
| Välj Design | Arria 10 HDMI RX-TX Återsändning | Välj design example som ska genereras. |
| Design Example Files | ||
| Simulering | På, av | Aktivera det här alternativet för att generera det nödvändiga files för simuleringstestbänken. |
| Syntes | På, av | Aktivera det här alternativet för att generera det nödvändiga files för Intel Quartus Prime-kompilering och hårdvarudemonstration. |
| Genererat HDL-format | ||
| Generera File Formatera | Verilog, VHDL | Välj ditt föredragna HDL-format för den genererade designen, example fileuppsättning.
Notera: Det här alternativet bestämmer endast formatet för den genererade IP-adressen på toppnivån files. Allt annat files (t.example testbänkar och toppnivå files för hårdvarudemonstration) är i Verilog HDL-format. |
| Target Development Kit | ||
| Välj styrelse | Inget utvecklingspaket, | Välj tavlan för den riktade designen example. |
| Arria 10 GX FPGA Development Kit,
Custom Development Kit |
|
|
|
||
| Målenhet | ||
| Byt målenhet | På, av | Aktivera det här alternativet och välj önskad enhetsvariant för utvecklingssatsen. |
HDMI 2.0 PHY Design Example
HDMI PHY Intel FPGA IP-design example visar en HDMI-instans parallell loopback som består av tre RX-kanaler och fyra TX-kanaler, som arbetar med datahastigheter upp till 6 Gbps.
Den genererade HDMI PHY Intel FPGA IP-designen example är samma som designen example genererad i HDMI Intel FPGA IP-kärnan. Denna design example använder den nya TX PHY, RX PHY och PHY arbiter istället för anpassad RTL i HDMI Intel FPGA IP core design example.
Figur 3. HDMI 2.0 PHY Design Example
| Modul | Beskrivning |
| RX PHY | RX PHY återställer seriella HDMI-data och skickar dessa till HDMI RX-kärnan i parallellt format på de återställda klockdomänerna (rx_clk[2:0]). Data avkodas till video |
| Modul | Beskrivning |
| data som ska matas ut via AXI4-stream video. RX PHY skickar även vid_clk- och ls_clk-signaler till HDMI RX-kärnan via PHY-gränssnittet. | |
| HDMI TX Core | HDMI TX-kärnan tar emot AXI4-strömvideodata och kodar detta till parallelldata i HDMI-format. HDMI TX-kärnan skickar dessa data till TX PHY. |
| HDMI RX Core | IP:n tar emot seriella data från RX PHY och utför datajustering, kanalförskjutning, TMDS-avkodning, extradataavkodning, videodataavkodning, ljuddataavkodning och avkodning. |
| TX PHY | Tar emot och serialiserar parallelldata från HDMI TX-kärnan och matar ut HDMI TMDS-strömmar. TX PHY producerar tx_clk för HDMI TX-kärnan. TX PHY genererar också vid_clk och ls_clk och skickar dessa signaler till HDMI TX-kärnan via PHY-gränssnittet. |
| IOPLL | Genererar 300 MHz AXI seriell stream-klocka för AXI4-stream-gränssnittet. |
| I2C Master | För att konfigurera de olika PCB-komponenterna. |
Krav på hårdvara och mjukvara
Intel använder följande hårdvara och mjukvara för att testa designen, example.
Hårdvara
- Intel Arria 10 GX FPGA Development Kit
- HDMI-källa (Graphics Processor Unit (GPU)
- HDMI Sink (Monitor)
- Bitec HDMI FMC 2.0 dotterkort (revision 11)
- HDMI-kablar
Programvara
- Intel Quartus Prime Pro Edition (för hårdvarutestning)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (endast Verilog HDL)/VCS MX eller Xcelium* Parallell simulator
Katalogstruktur
Katalogerna innehåller de genererade file för HDMI Intel FPGA IP-design example.
Figur 4. Katalogstruktur för design Example
Omkonfigureringssekvensflöde
Figur 5. Multi-rate Reconfiguration Sequence Flow
Figuren illustrerar omkonfigurationssekvensflödet med flera hastigheter för styrenheten när den tar emot indataström och referensklockfrekvens, eller när transceivern är upplåst.
Gränssnittssignaler
Tabellerna listar signalerna för HDMI PHY Intel FPGA IP-design example.
Tabell 3. Toppnivåsignaler
| Signal | Riktning | Bredd | Beskrivning |
| Oscillatorsignal ombord | |||
| clk_fpga_b3_p | Input | 1 | 100 MHz frigående klocka för kärnreferensklocka |
| refclk_fmcb_p | Input | 1 | Referensklocka med fast frekvens för uppstartskalibrering av transceivern. Det är 625 MHz som standard men kan ha vilken frekvens som helst |
| Användarens tryckknappar och lysdioder | |||
| cpu_resetn | Input | 1 | Global återställning |
| user_led_g | Produktion | 2 | Grön LED-display |
| HDMI FMC-dotterkortstift på FMC-port B | |||
| fmcb_gbtclk_m2c_p_0 | Input | 1 | HDMI RX TMDS klocka |
| fmcb_dp_m2c_p | Input | 3 | HDMI RX röda, gröna och blå datakanaler
• Bitec dotterkort revision 11 — [0]: RX TMDS kanal 1 (grön) — [1]: RX TMDS kanal 2 (röd) — [2]: RX TMDS kanal 0 (blå) |
| fmcb_dp_c2m_p | Produktion | 4 | HDMI TX klocka, röd, grön och blå datakanaler
• Bitec dotterkort revision 11 — [0]: TX TMDS kanal 2 (röd) — [1]: TX TMDS kanal 1 (grön) — [2]: TX TMDS kanal 0 (blå) — [3]: TX TMDS klockkanal |
| fmcb_la_rx_p_9 | Input | 1 | HDMI RX +5V strömavkänning |
| fmcb_la_rx_p_8 | Input | 1 | HDMI RX hot plug-detektion |
| fmcb_la_rx_n_8 | Input | 1 | HDMI RX I2C SDA för DDC och SCDC |
| fmcb_la_tx_p_10 | Input | 1 | HDMI RX I2C SCL för DDC och SCDC |
| fmcb_la_tx_p_12 | Input | 1 | HDMI TX hot plug detektering |
| fmcb_la_tx_n_12 | Input | 1 | HDMI I2C SDA för DDC och SCDC |
| fmcb_la_rx_p_10 | Input | 1 | HDMI I2C SCL för DDC och SCDC |
| fmcb_la_tx_p_11 | Input | 1 | HDMI I2C SDA för omdrivningskontroll |
| fmcb_la_rx_n_9 | Input | 1 | HDMI I2C SCL för styrning av drivrutiner |
Klockning Schema
Följande är klockningsschemat för HDMI PHY Intel FPGA IP-design exampde:
- clk_fpga_b3_p är en 100 MHz fast klocka för att köra NIOS-processorn och kontrollfunktionerna. Om den angivna frekvensen är korrekt, växlar user_led_g[1] för varje sekund.
- refclk_fmcb_p är en referensklocka med fast hastighet för uppstartskalibrering av transceivrarna. Det är 625 MHz som standard men kan ha vilken frekvens som helst.
- fmcb_gbtclk_m2c_p_0 är TMDS-klockan för HDMI RX. Denna klocka används också för att driva HDMI TX-sändtagare. Om den levererade frekvensen är 148.5 MHz, växlar user_led_g[0] för varje sekund.
Hårdvaruinställningar
HDMI PHY Intel FPGA IP-design example är HDMI 2.0b-kompatibel och utför en loop-through-demonstration för en standard HDMI-videoström.
För att köra hårdvarutestet, anslut en HDMI-aktiverad enhet såsom ett grafikkort med HDMI-gränssnitt till HDMI RX-kontakten på Bitec HDMI 2.0-dotterkortet, som dirigerar data till transceiverns RX-block och HDMI RX.
- HDMI-sänkan avkodar porten till en vanlig videoström och skickar den till klockåterställningskärnan.
- HDMI RX-kärnan avkodar video-, extra- och ljuddata för att återkopplas via AXI4-strömgränssnittet till HDMI TX-kärnan.
- HDMI-källporten på FMC-dotterkortet överför bilden till en bildskärm.
- Tryck på cpu_resetn-knappen en gång för att utföra systemåterställning.
Notera: Om du vill använda ett annat Intel FPGA-utvecklingskort måste du ändra enhetstilldelningarna och pintilldelningarna. Transceiverns analoga inställning har testats för Intel Arria 10 FPGA-utvecklingssatsen och Bitec HDMI 2.0-dotterkortet. Du kan ändra inställningarna för din egen styrelse.
Dokumentversionshistorik för HDMI PHY Intel
FPGA IP Design Example Användarhandbok
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2022.07.20 | 22.2 | 1.0.0 | Initial release. |
Dokument/resurser
 |
intel HDMI PHY FPGA IP Design Example [pdf] Användarhandbok HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Example, 732781 |
