インテル HDMI PHY FPGA IP 設計例ampユーザーガイド
HDMI PHY 設計例ample インテル® Arria® 10 デバイスのクイック・スタート・ガイド
HDMI PHY インテル® FPGA IP デザイン exampインテル Arria® 10 デバイス用のファイルは、コンパイルとハードウェア・テストをサポートする HDMI 2.0 RX-TX 再送信設計を特長としています。
デザインexを生成するときampパラメータエディタが自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。
図 1. 開発手順
関連情報
HDMI PHY インテル FPGA IP ユーザーガイド
デザインの生成
インテル Quartus® Prime 開発ソフトウェアで HDMI PHY インテル FPGA IP パラメーター・エディターを使用して、デザインを生成します。ampレ。
図 2. デザイン フローの生成
- インテル Arria 10 デバイス・ファミリーをターゲットとするプロジェクトを作成し、目的のデバイスを選択します。
- IP カタログで、Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (または HDMI RX PHY Intel FPGA IP) を見つけてダブルクリックします。 [新しい IP バリアント] または [新しい IP バリエーション] ウィンドウが表示されます。
- カスタム IP バリエーションの最上位の名前を指定します。 Parameter Editor は、IP バリエーション設定を file .ip または .qsys という名前です。
- [OK] をクリックします。 パラメータエディタが表示されます。
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株式会社またはその子会社。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
その他の名前およびブランドは、他者の財産として主張される場合があります。 - 設計例についてample タブで、Arria 10 HDMI RX-TX 再送信を選択します。
- Simulation を選択してテストベンチを生成し、Synthesis を選択してハードウェア デザイン ex を生成します。ampル。
デザイン ex を生成するには、これらのオプションの少なくとも XNUMX つを選択する必要があります。ample files.
両方を選択すると、生成時間が長くなります。 - 生成用 File フォーマット、Verilog または VHDL を選択します。
- ターゲット開発キットの場合、Intel Arria 10 GX FPGA Development を選択します
キット。 開発キットを選択すると、ターゲット デバイスがターゲット ボード上のデバイスと一致するように変更されます。 インテル Arria 10 GX FPGA 開発キットの場合、デフォルトのデバイスは 10AX115S2F4I1SG です。 - [Ex を生成] をクリックしますampル・デザイン。
デザインのコンパイルとテスト
ハードウェア ex でデモンストレーション テストをコンパイルして実行するにはamp次の手順に従います。
- ハードウェア ex を確保ampファイルデザインの生成が完了しました。
- インテル Quartus Prime ソフトウェアを起動し、 .qpf file: /quartus/a10_hdmi2_demo.qpf
- [処理] ➤ [コンパイルの開始] をクリックします。
- コンパイルが成功すると、.sof file quartus/output_で生成されますfileのディレクトリ。
- Bitec HDMI 2.0 FMC ドーター カード Rev 11 をオンボード FMC ポート B (J2) に接続します。
- Bitec FMC ドーター カードの TX (P1) を外部ビデオ ソースに接続します。
- Bitec FMC ドーター カードの RX (P2) を外部ビデオ シンクまたはビデオ アナライザーに接続します。
- 開発ボードのすべてのスイッチがデフォルトの位置にあることを確認します。
- 生成された .sof を使用して、選択した Arria 10 デバイスを開発ボード上で構成します。 file (ツール ➤ プログラマ)。
- アナライザーは、ソースから生成されたビデオを表示する必要があります。 デザインのコンパイルとテスト
関連情報
インテル Arria 10 FPGA 開発キットのユーザーガイド
HDMI PHY インテル FPGA IP 設計例ampファイル パラメータ
表 1. HDMI PHY インテル FPGA IP 設計例ampインテル Arria 10 のファイル・パラメーター
デバイス
これらのオプションは、 Arria 10 デバイスでのみ使用できます。
| パラメータ | 価値 | 説明 |
| 利用可能な設計例ample | ||
| デザインを選択 | Arria 10 HDMI RX-TX 再送信 | デザインexを選択ampファイルが生成されます。 |
| 設計例ample Files | ||
| シミュレーション | オン、オフ | このオプションをオンにすると、必要な files シミュレーション テストベンチ用。 |
| 合成 | オン、オフ | このオプションをオンにすると、必要な fileインテル Quartus Prime のコンパイルおよびハードウェアのデモンストレーション用。 |
| 生成された HDL 形式 | ||
| 生成する File 形式 | Verilog、VHDL | 生成されたデザインの優先 HDL 形式を選択します。ample fileセット。
注記： このオプションは、生成された最上位 IP のフォーマットのみを決定します。 file秒。 他のすべて files (例: exampル テストベンチとトップ レベル file（ハードウェア デモンストレーション用）は Verilog HDL 形式です。 |
| ターゲット開発キット | ||
| ボードを選択 | 開発キットなし、 | ターゲット デザインのボードを選択します。ampル。 |
| Arria 10 GX FPGA 開発キット、
カスタム開発キット |
|
|
|
||
| ターゲットデバイス | ||
| ターゲット デバイスの変更 | オン、オフ | このオプションをオンにして、開発キットに適したデバイス バリアントを選択します。 |
HDMI 2.0 PHY 設計例ample
HDMI PHY インテル FPGA IP デザイン exampファイルは、6 つの RX チャネルと XNUMX つの TX チャネルで構成され、最大 XNUMX Gbps のデータ レートで動作する XNUMX つの HDMI インスタンス パラレル ループバックを示しています。
生成された HDMI PHY Intel FPGA IP デザイン exampルはデザインexと同じですampHDMI Intel FPGA IP コアで生成されたファイル。 しかし、このデザインexampファイルは、HDMI インテル FPGA IP コアの設計例でカスタム RTL の代わりに、新しい TX PHY、RX PHY、および PHY アービターを使用します。ampル。
図 3. HDMI 2.0 PHY 設計例ample
| モジュール | 説明 |
| RX PHY | RX PHY はシリアル HDMI データを復元し、これを復元クロック ドメイン (rx_clk[2:0]) でパラレル形式で HDMI RX コアに送信します。 データはビデオにデコードされます |
| モジュール | 説明 |
| AXI4-stream ビデオ経由で出力されるデータ。 RX PHY は、PHY インターフェイスを介して vid_clk および ls_clk 信号も HDMI RX コアに送信します。 | |
| HDMI TX コア | HDMI TX コアは AXI4 ストリーム ビデオ データを受信し、これを HDMI 形式のパラレル データにエンコードします。 HDMI TX コアは、このデータを TX PHY に送信します。 |
| HDMI RX コア | IP は RX PHY からシリアル データを受信し、データ アライメント、チャネル デスキュー、TMDS デコーディング、補助データ デコーディング、ビデオ データ デコーディング、オーディオ データ デコーディング、デスクランブルを実行します。 |
| TX PHY | HDMI TX コアからパラレル データを受信してシリアル化し、HDMI TMDS ストリームを出力します。 TX PHY は HDMI TX コアの tx_clk を生成します。 TX PHY は vid_clk と ls_clk も生成し、これらの信号を PHY インターフェイス経由で HDMI TX コアに送信します。 |
| IOPLL | AXI300-stream インターフェイス用の 4 MHz AXI シリアル ストリーム クロックを生成します。 |
| I2Cマスター | さまざまな PCB コンポーネントを設定します。 |
ハードウェアおよびソフトウェアの要件
インテルは、次のハードウェアとソフトウェアを使用して設計をテストします。ampル。
ハードウェア
- インテル Arria 10 GX FPGA 開発キット
- HDMI ソース (グラフィックス プロセッサ ユニット (GPU)
- HDMI シンク (モニター)
- Bitec HDMI FMC 2.0 ドーター カード (リビジョン 11)
- HDMIケーブル
ソフトウェア
- インテル Quartus Prime プロ・エディション (ハードウェア・テスト用)
- ModelSim* – インテル FPGA エディション、ModelSim – インテル FPGA スターター・エディション、NCSim、
Riviera-PRO*、VCS* (Verilog HDL のみ)/VCS MX、または Xcelium* 並列シミュレーター
ディレクトリ構造
ディレクトリには、生成された file HDMI Intel FPGA IP デザイン ex の場合ampル。
図 4. Design Ex のディレクトリ構造ample
再構成シーケンス フロー
図 5. マルチレート再構成シーケンス フロー
この図は、コントローラーが入力データ ストリームと基準クロック周波数を受信するとき、またはトランシーバーがロック解除されているときの、コントローラーのマルチレート リコンフィギュレーション シーケンス フローを示しています。
インターフェイス信号
表には、HDMI PHY インテル FPGA IP デザイン ex の信号がリストされています。ampル。
表 3. 最上位信号
| 信号 | 方向 | 幅 | 説明 |
| オンボード発振器信号 | |||
| clk_fpga_b3_p | 入力 | 1 | コア基準クロック用の 100 MHz フリーランニング クロック |
| refclk_fmcb_p | 入力 | 1 | トランシーバーのパワーアップ キャリブレーション用の固定レート基準クロック。 デフォルトでは 625 MHz ですが、任意の周波数にすることができます |
| ユーザー プッシュ ボタンと LED | |||
| cpu_resetn | 入力 | 1 | グローバルリセット |
| user_led_g | 出力 | 2 | 緑色のLEDディスプレイ |
| FMC ポート B の HDMI FMC ドーター カード ピン | |||
| fmcb_gbtclk_m2c_p_0 | 入力 | 1 | HDMI RX TMDS クロック |
| fmcb_dp_m2c_p | 入力 | 3 | HDMI RX 赤、緑、青のデータ チャネル
• Bitec ドーター カード リビジョン 11 — [0]: RX TMDS チャネル 1 (緑) — [1]: RX TMDS チャネル 2 (赤) — [2]: RX TMDS チャネル 0 (青) |
| fmcb_dp_c2m_p | 出力 | 4 | HDMI TX クロック、赤、緑、青のデータ チャネル
• Bitec ドーター カード リビジョン 11 — [0]: TX TMDS チャネル 2 (赤) — [1]: TX TMDS チャネル 1 (緑) — [2]: TX TMDS チャネル 0 (青) — [3]: TX TMDS クロック チャネル |
| fmcb_la_rx_p_9 | 入力 | 1 | HDMI RX +5V 電源検出 |
| fmcb_la_rx_p_8 | 入力 | 1 | HDMI RX ホットプラグ検出 |
| fmcb_la_rx_n_8 | 入力 | 1 | DDC および SCDC 用の HDMI RX I2C SDA |
| fmcb_la_tx_p_10 | 入力 | 1 | DDC および SCDC 用の HDMI RX I2C SCL |
| fmcb_la_tx_p_12 | 入力 | 1 | HDMI TX ホットプラグ検出 |
| fmcb_la_tx_n_12 | 入力 | 1 | DDC および SCDC 用の HDMI I2C SDA |
| fmcb_la_rx_p_10 | 入力 | 1 | DDC および SCDC 用の HDMI I2C SCL |
| fmcb_la_tx_p_11 | 入力 | 1 | リドライバ制御用HDMI I2C SDA |
| fmcb_la_rx_n_9 | 入力 | 1 | リドライバ制御用HDMI I2C SCL |
クロッキング方式
以下は、HDMI PHY インテル FPGA IP デザイン ex のクロッキング方式です。amp上：
- clk_fpga_b3_p は、NIOS プロセッサおよび制御機能を実行するための 100 MHz の固定レート クロックです。 指定された周波数が正しい場合、user_led_g[1] は毎秒トグルします。
- refclk_fmcb_p は、トランシーバーのパワーアップ キャリブレーション用の固定レート基準クロックです。 デフォルトでは 625 MHz ですが、任意の周波数にすることができます。
- fmcb_gbtclk_m2c_p_0 は HDMI RX の TMDS クロックです。 このクロックは、HDMI TX トランシーバーの駆動にも使用されます。 指定された周波数が 148.5 MHz の場合、user_led_g[0] は毎秒トグルします。
ハードウェアのセットアップ
HDMI PHY インテル FPGA IP デザイン exampファイルは HDMI 2.0b に対応しており、標準 HDMI ビデオ ストリームのループスルー デモンストレーションを実行します。
ハードウェア テストを実行するには、HDMI インターフェイスを備えたグラフィックス カードなどの HDMI 対応デバイスを Bitec HDMI 2.0 ドーター カードの HDMI RX コネクタに接続します。これにより、データがトランシーバ RX ブロックと HDMI RX にルーティングされます。
- HDMI シンクは、ポートを標準のビデオ ストリームにデコードし、それをクロック リカバリ コアに送信します。
- HDMI RX コアは、ビデオ、補助、およびオーディオ データをデコードし、AXI4-stream インターフェイスを介して HDMI TX コアにループ バックします。
- FMC ドーター カードの HDMI ソース ポートは、画像をモニターに送信します。
- cpu_resetn ボタンを XNUMX 回押して、システムのリセットを実行します。
注記： 別の Intel FPGA 開発ボードを使用する場合は、デバイスの割り当てとピンの割り当てを変更する必要があります。 トランシーバーのアナログ設定は、インテル Arria 10 FPGA 開発キットおよび Bitec HDMI 2.0 ドーター カードに対してテストされています。 自分のボードの設定を変更できます。
HDMI PHY Intel の文書改訂履歴
FPGA IP 設計例ampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2022.07.20 | 22.2 | 1.0.0 | 初回リリース。 |
ドキュメント / リソース
 |
インテル HDMI PHY FPGA IP 設計例ample [pdf] ユーザーガイド HDMI PHY FPGA IP 設計例ampファイル、HDMI PHY、FPGA IP 設計例ampファイル、HDMI PHY IP 設計例ampファイル、FPGA IP 設計例ampファイル、IP 設計例ampル、732781 |
