intel HDMI PHY FPGA IP dizajn Example Korisnički priručnik

HDMI PHY Dizajn Example Kratki vodič za Intel® Arria® 10 uređaje

HDMI PHY Intel® FPGA IP dizajn prample za Intel Arria® 10 uređaje ima HDMI 2.0 RX-TX retransmit dizajn koji podržava kompilaciju i testiranje hardvera.
Kada generirate dizajn example, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru.

Slika 1. Razvojni koraci

Povezane informacije
HDMI PHY Intel FPGA IP korisnički priručnik

Generiranje dizajna

Koristite HDMI PHY Intel FPGA IP uređivač parametara u softveru Intel Quartus® Prime za generiranje dizajna npr.amples.

Slika 2. Generiranje toka dizajna

1. Napravite projekt koji cilja obitelj uređaja Intel Arria 10 i odaberite željeni uređaj.
2. U IP katalogu pronađite i dvaput kliknite Protokoli sučelja ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (ili HDMI RX PHY Intel FPGA IP). Pojavljuje se prozor New IP Variant ili New IP Variation.
3. Navedite naziv najviše razine za svoju prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file pod nazivom .ip ili .qsys.
4. Pritisnite OK. Pojavljuje se uređivač parametara.
   Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znaci tvrtke Intel
   Korporacija ili njezine podružnice. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Klijentima Intela savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
   Ostala imena i robne marke mogu se smatrati vlasništvom drugih.
5. Na Design Exampna kartici odaberite Arria 10 HDMI RX-TX Retransmit.
6. Odaberite Simulacija za generiranje testnog stola i odaberite Sinteza za generiranje hardverskog dizajna nprample.
   Morate odabrati barem jednu od ovih opcija za generiranje dizajna nprample files.
   Ako odaberete oboje, vrijeme generiranja je dulje.
7. Za Generate File Format, odaberite Verilog ili VHDL.
8. Za Target Development Kit odaberite Intel Arria 10 GX FPGA Development
   Kit. Ako odaberete razvojni komplet, tada se ciljni uređaj mijenja kako bi odgovarao uređaju na ciljnoj ploči. Za Intel Arria 10 GX FPGA Development Kit, zadani uređaj je 10AX115S2F4I1SG.
9. Pritisnite Generate Example Dizajn.

Sastavljanje i testiranje dizajna

Za kompajliranje i pokretanje demonstracijskog testa na hardveru nprampdizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneriranje dizajna je završeno.
2. Pokrenite softver Intel Quartus Prime i otvorite .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Pritisnite Obrada ➤ Pokreni kompilaciju.
4. Nakon uspješne kompilacije, .sof file generira se u quartus/ output_files imenik.
5. Spojite Bitec HDMI 2.0 FMC Daughter Card Rev 11 na FMC priključak B (J2) na ploči.
6. Spojite TX (P1) kartice kćeri Bitec FMC na vanjski video izvor.
7. Spojite RX (P2) kartice kćeri Bitec FMC na vanjski video sink ili video analizator.
8. Provjerite jesu li svi prekidači na razvojnoj ploči u zadanom položaju.
9. Konfigurirajte odabrani Intel Arria 10 uređaj na razvojnoj ploči pomoću generiranog .sof file (Alati ➤ Programator).
10. Analizator bi trebao prikazati video generiran iz izvora. Sastavljanje i testiranje dizajna

Povezane informacije
Korisnički priručnik za Intel Arria 10 FPGA razvojni komplet

HDMI PHY Intel FPGA IP dizajn Example Parametri

Tablica 1. HDMI PHY Intel FPGA IP dizajn Example Parametri za Intel Arria 10
Uređaji

Ove su opcije dostupne samo za Intel Arria 10 uređaje.

Parametar	Vrijednost	Opis
Dostupan dizajn Example
Odaberite Dizajn	Arria 10 HDMI RX-TX Retransmit	Odaberite dizajn nprample da se generira.

Dizajn Example Files
Simulacija	Uključeno, isključeno	Uključite ovu opciju za generiranje potrebnih files za simulacijski ispitni stol.
Sinteza	Uključeno, isključeno	Uključite ovu opciju za generiranje potrebnih files za Intel Quartus Prime kompilaciju i demonstraciju hardvera.

Generirani HDL format
Generirati File Format	Verilog, VHDL	Odaberite željeni HDL format za generirani dizajn nprample filepostaviti. Bilješka: Ova opcija samo određuje format za generirani IP najviše razine files. Sve ostalo files (npr. nprample testbenches i vrhunska razina files za demonstraciju hardvera) su u Verilog HDL formatu.

Target Development Kit
Odaberite ploču	Nema kompleta za razvoj,	Odaberite ploču za ciljani dizajn nprample.
	Arria 10 GX FPGA razvojni komplet, Prilagođeni komplet za razvoj	Bez kompleta za razvoj: Ova opcija isključuje sve aspekte hardvera za dizajn nprample. IP jezgra postavlja sve dodjele pinova na virtualne pinove. Arria 10 GX FPGA razvojni komplet: Ova opcija automatski odabire ciljni uređaj projekta koji odgovara uređaju na ovom razvojnom kompletu. Ciljni uređaj možete promijeniti pomoću Promjena ciljnog uređaja parametar ako vaša revizija ploče ima drugu varijantu uređaja. IP jezgra postavlja sve dodjele pinova prema razvojnom kompletu.
		Custom Development Kit: Ova opcija omogućuje dizajn nprampda se testira na razvojnom kompletu treće strane s Intel FPGA. Možda ćete morati sami postaviti dodjele pinova.

Ciljni uređaj
Promjena ciljnog uređaja	Uključeno, isključeno	Uključite ovu opciju i odaberite željenu varijantu uređaja za razvojni komplet.

HDMI 2.0 PHY Dizajn Example

HDMI PHY Intel FPGA IP dizajn nprample demonstrira jednu HDMI instancu paralelne povratne petlje koja se sastoji od tri RX kanala i četiri TX kanala, radeći pri brzinama podataka do 6 Gbps.

Generirani HDMI PHY Intel FPGA IP dizajn nprample je isti kao dizajn exampgeneriran u HDMI Intel FPGA IP jezgri. Međutim, ovaj dizajn example koristi novi TX PHY, RX PHY i PHY arbitar umjesto prilagođenog RTL-a u dizajnu jezgre HDMI Intel FPGA IP example.

Slika 3. HDMI 2.0 PHY dizajn Example

Modul	Opis
RX PHY	RX PHY obnavlja serijske HDMI podatke i šalje ih u HDMI RX jezgru u paralelnom formatu na domenama oporavljenog takta (rx_clk[2:0]). Podaci se dekodiraju u video

Modul	Opis
	podaci za izlaz putem AXI4-stream videa. RX PHY također šalje vid_clk i ls_clk signale u HDMI RX jezgru preko PHY sučelja.
HDMI TX jezgra	HDMI TX jezgra prima AXI4-stream video podatke i kodira ih u paralelne podatke HDMI formata. HDMI TX jezgra šalje ove podatke u TX PHY.
HDMI RX jezgra	IP prima serijske podatke od RX PHY i izvodi usklađivanje podataka, dekodiranje kanala, TMDS dekodiranje, dekodiranje pomoćnih podataka, dekodiranje video podataka, dekodiranje audio podataka i dekodiranje.
TX PHY	Prima i serijalizira paralelne podatke iz HDMI TX jezgre i šalje HDMI TMDS streamove. TX PHY proizvodi tx_clk za HDMI TX jezgru. TX PHY također generira vid_clk i ls_clk i šalje te signale u HDMI TX jezgru preko PHY sučelja.
IOPLL	Generira takt AXI serijskog toka od 300 MHz za AXI4-stream sučelje.
I2C Master	Za konfiguriranje različitih PCB komponenti.

Hardverski i softverski zahtjevi

Intel koristi sljedeći hardver i softver za testiranje dizajna nprample.

Hardver

• Intel Arria 10 GX FPGA razvojni komplet
• HDMI izvor (grafička procesorska jedinica (GPU)
• HDMI sudoper (monitor)
• Bitec HDMI FMC 2.0 dodatna kartica (revizija 11)
• HDMI kabeli

Softver

• Intel Quartus Prime Pro Edition (za testiranje hardvera)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (samo Verilog HDL)/VCS MX ili Xcelium* Paralelni simulator

Struktura imenika

Imenici sadrže generirane file za HDMI Intel FPGA IP dizajn prample.

Slika 4. Struktura imenika za dizajn Example

Tok sekvence rekonfiguracije

Slika 5. Tok sekvence rekonfiguracije s više brzina 

Slika ilustrira tok sekvence rekonfiguracije više brzina kontrolera kada prima ulazni tok podataka i referentnu taktnu frekvenciju ili kada je primopredajnik otključan.

Signali sučelja

U tablicama su navedeni signali za HDMI PHY Intel FPGA IP dizajn nprample.

Tablica 3. Signali najviše razine

Signal	Smjer	Širina	Opis
Signal ugrađenog oscilatora
clk_fpga_b3_p	Ulazni	1	100 MHz slobodni takt za referentni takt jezgre
refclk_fmcb_p	Ulazni	1	Referentni sat s fiksnom brzinom za kalibraciju primopredajnika pri uključivanju. Standardno je 625 MHz, ali može biti bilo koje frekvencije

Korisnički gumbi i LED diode
cpu_resetn	Ulazni	1	Globalno resetiranje
user_led_g	Izlaz	2	Zeleni LED zaslon

Pinovi HDMI FMC kartice kćeri na FMC priključku B
fmcb_gbtclk_m2c_p_0	Ulazni	1	HDMI RX TMDS sat
fmcb_dp_m2c_p	Ulazni	3	HDMI RX crveni, zeleni i plavi podatkovni kanali • Bitec kćerka kartica revizija 11 — [0]: RX TMDS kanal 1 (zeleno) — [1]: RX TMDS kanal 2 (crveno) — [2]: RX TMDS kanal 0 (plavo)
fmcb_dp_c2m_p	Izlaz	4	HDMI TX sat, crveni, zeleni i plavi podatkovni kanali • Bitec kćerka kartica revizija 11 — [0]: TX TMDS kanal 2 (crveno) — [1]: TX TMDS kanal 1 (zeleno) — [2]: TX TMDS kanal 0 (plavo) — [3]: TX TMDS satni kanal
fmcb_la_rx_p_9	Ulazni	1	HDMI RX +5V detekcija napajanja
fmcb_la_rx_p_8	Ulazni	1	HDMI RX otkrivanje vrućeg priključka
fmcb_la_rx_n_8	Ulazni	1	HDMI RX I2C SDA za DDC i SCDC
fmcb_la_tx_p_10	Ulazni	1	HDMI RX I2C SCL za DDC i SCDC
fmcb_la_tx_p_12	Ulazni	1	HDMI TX hot plug detekcija
fmcb_la_tx_n_12	Ulazni	1	HDMI I2C SDA za DDC i SCDC
fmcb_la_rx_p_10	Ulazni	1	HDMI I2C SCL za DDC i SCDC
fmcb_la_tx_p_11	Ulazni	1	HDMI I2C SDA za redriver kontrolu
fmcb_la_rx_n_9	Ulazni	1	HDMI I2C SCL za redriver kontrolu

Taktna shema

Slijedi shema takta HDMI PHY Intel FPGA IP dizajna nprampono:

• clk_fpga_b3_p je takt fiksne brzine od 100 MHz za pokretanje NIOS procesora i kontrolnih funkcija. Ako je dostavljena frekvencija ispravna, user_led_g[1] mijenja se svake sekunde.
• refclk_fmcb_p je referentni takt s fiksnom brzinom za kalibraciju primopredajnika pri uključivanju. Standardno je 625 MHz, ali može biti bilo koje frekvencije.
• fmcb_gbtclk_m2c_p_0 je TMDS sat za HDMI RX. Ovaj sat se također koristi za pokretanje HDMI TX primopredajnika. Ako je isporučena frekvencija 148.5 MHz, user_led_g[0] mijenja se svake sekunde.

Postavljanje hardvera

HDMI PHY Intel FPGA IP dizajn nprample podržava HDMI 2.0b i izvodi loop-through demonstraciju za standardni HDMI video stream.

Za pokretanje testa hardvera, povežite uređaj s omogućenim HDMI-jem kao što je grafička kartica s HDMI sučeljem na HDMI RX konektor na Bitec HDMI 2.0 kartici kćeri, koja usmjerava podatke na RX blok primopredajnika i HDMI RX.

1. HDMI sink dekodira port u standardni video stream i šalje ga jezgri za oporavak takta.
2. Jezgra HDMI RX dekodira video, pomoćne i audio podatke koji se vraćaju putem AXI4-stream sučelja na jezgru HDMI TX.
3. HDMI izvorni priključak FMC kartice kćeri prenosi sliku na monitor.
4. Pritisnite tipku cpu_resetn jednom za resetiranje sustava.
   Bilješka: Ako želite koristiti drugu Intel FPGA razvojnu ploču, morate promijeniti dodjele uređaja i pinova. Analogna postavka primopredajnika testirana je za Intel Arria 10 FPGA razvojni komplet i Bitec HDMI 2.0 karticu kćer. Možete promijeniti postavke za vlastitu ploču.

Povijest revizija dokumenta za HDMI PHY Intel
FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.07.20	22.2	1.0.0	Početno izdanje.

Dokumenti / Resursi

intel HDMI PHY FPGA IP dizajn Example [pdf] Korisnički priručnik HDMI PHY FPGA IP dizajn Example, HDMI PHY, FPGA IP dizajn Example, HDMI PHY IP dizajn Example, FPGA IP dizajn Example, IP dizajn Exampu, 732781

Reference

• korisnički priručnik