intel HDMI PHY FPGA IP Design Eksample Brugervejledning

HDMI PHY Design Eksample Quick Start Guide til Intel® Arria® 10-enheder

HDMI PHY Intel® FPGA IP-designet f.eksample til Intel Arria® 10-enheder har et HDMI 2.0 RX-TX retransmit-design, der understøtter kompilering og hardwaretest.
Når du genererer et design f.eksample, opretter parametereditoren automatisk fileer nødvendigt for at simulere, kompilere og teste designet i hardware.

Figur 1. Udviklingstrin

Relateret information
HDMI PHY Intel FPGA IP Brugervejledning

Generering af designet

Brug HDMI PHY Intel FPGA IP-parametereditoren i Intel Quartus® Prime-softwaren til at generere designet f.eksamples.

Figur 2. Generering af designflowet

1. Opret et projekt rettet mod Intel Arria 10-enhedsfamilien, og vælg den ønskede enhed.
2. I IP-kataloget skal du finde og dobbeltklikke på Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (eller HDMI RX PHY Intel FPGA IP). Vinduet Ny IP-variant eller Ny IP-variation vises.
3. Angiv et navn på øverste niveau for din tilpassede IP-variant. Parametereditoren gemmer IP-variationsindstillingerne i en file hedder .ip eller .qsys.
4. Klik på OK. Parametereditoren vises.
   Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel
   Selskabet eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar, der opstår som følge af applikationen eller brugen af ​​nogen information, produkt eller service, der er beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at få den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
   Andre navne og mærker kan hævdes som andres ejendom.
5. På Design Examppå fanen skal du vælge Arria 10 HDMI RX-TX Retransmit.
6. Vælg Simulering for at generere testbænken, og vælg Syntese for at generere hardwaredesignet f.eksample.
   Du skal vælge mindst én af disse muligheder for at generere designet f.eksample files.
   Hvis du vælger begge, er generationstiden længere.
7. Til Generer File Formater, vælg Verilog eller VHDL.
8. For Target Development Kit skal du vælge Intel Arria 10 GX FPGA Development
   Kit. Hvis du vælger et udviklingssæt, ændres målenheden til at matche enheden på måltavlen. For Intel Arria 10 GX FPGA Development Kit er standardenheden 10AX115S2F4I1SG.
9. Klik på Generer eksample Design.

Kompilering og test af designet

At kompilere og køre en demonstrationstest på hardwaren f.eksampfor design, følg disse trin:

1. Sørg for hardware f.eksampDesigngenerationen er færdig.
2. Start Intel Quartus Prime-softwaren og åbn .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Klik på Behandling ➤ Start kompilering.
4. Efter vellykket kompilering, en .sof file genereres i quartus/ output_files bibliotek.
5. Tilslut Bitec HDMI 2.0 FMC Daughter Card Rev 11 til den indbyggede FMC-port B (J2).
6. Tilslut TX (P1) på Bitec FMC-datterkortet til en ekstern videokilde.
7. Tilslut RX (P2) på Bitec FMC-datterkortet til en ekstern videovask eller videoanalysator.
8. Sørg for, at alle kontakter på udviklingskortet er i standardposition.
9. Konfigurer den valgte Intel Arria 10-enhed på udviklingskortet ved hjælp af den genererede .sof file (Værktøjer ➤ Programmer).
10. Analysatoren skal vise videoen genereret fra kilden. Kompilering og test af designet

Relateret information
Brugervejledning til Intel Arria 10 FPGA Development Kit

HDMI PHY Intel FPGA IP Design Eksample Parametre

Tabel 1. HDMI PHY Intel FPGA IP Design Eksample Parametre for Intel Arria 10
Enheder

Disse muligheder er kun tilgængelige for Intel Arria 10-enheder.

Parameter	Værdi	Beskrivelse
Tilgængelig Design Example
Vælg design	Arria 10 HDMI RX-TX Gentransmit	Vælg design f.eksample, der skal genereres.

Design Eksample Files
Simulering	Til, fra	Slå denne mulighed til for at generere det nødvendige files til simuleringstestbænken.
Syntese	Til, fra	Slå denne mulighed til for at generere det nødvendige files til Intel Quartus Prime-kompilering og hardwaredemonstration.

Genereret HDL-format
Frembringe File Format	Verilog, VHDL	Vælg dit foretrukne HDL-format til det genererede design, f.eksample filesæt. Note: Denne indstilling bestemmer kun formatet for den genererede topniveau-IP files. Alle andre files (f.eksample testbænke og øverste niveau files til hardwaredemonstration) er i Verilog HDL-format.

Target Development Kit
Vælg bestyrelse	Intet udviklingssæt,	Vælg brættet til det målrettede design f.eksample.
	Arria 10 GX FPGA udviklingssæt, Tilpasset udviklingssæt	Intet udviklingssæt: Denne mulighed udelukker alle hardwareaspekter for designet, f.eksample. IP-kernen sætter alle pin-tildelinger til virtuelle pins. Arria 10 GX FPGA Development Kit: Denne mulighed vælger automatisk projektets målenhed, så den matcher enheden på dette udviklingssæt. Du kan ændre målenheden ved hjælp af Skift målenhed parameter, hvis din boardrevision har en anden enhedsvariant. IP-kernen indstiller alle pin-tildelinger i henhold til udviklingssættet.
		Custom Development Kit: Denne mulighed tillader designet f.eksample, der skal testes på et tredjeparts udviklingssæt med en Intel FPGA. Du skal muligvis indstille pin-tildelingerne på egen hånd.

Målretning
Skift målenhed	Til, fra	Slå denne mulighed til, og vælg den foretrukne enhedsvariant til udviklingssættet.

HDMI 2.0 PHY Design Eksample

HDMI PHY Intel FPGA IP-designet f.eksample demonstrerer en HDMI-instans parallel loopback bestående af tre RX-kanaler og fire TX-kanaler, der fungerer ved datahastigheder på op til 6 Gbps.

Det genererede HDMI PHY Intel FPGA IP-design f.eksample er det samme som designet example genereret i HDMI Intel FPGA IP-kernen. Dette design example bruger den nye TX PHY-, RX PHY- og PHY-arbiter i stedet for brugerdefineret RTL i HDMI Intel FPGA IP-kernedesignet f.eks.ample.

Figur 3. HDMI 2.0 PHY Design Eksample

modul	Beskrivelse
RX PHY	RX PHY gendanner serielle HDMI-data og sender disse til HDMI RX-kernen i parallelformat på de gendannede clock-domæner (rx_clk[2:0]). Data afkodes til video

modul	Beskrivelse
	data, der skal udsendes via AXI4-stream video. RX PHY sender også vid_clk- og ls_clk-signaler til HDMI RX-kernen via PHY-grænsefladen.
HDMI TX Core	HDMI TX-kernen modtager AXI4-stream videodata og koder disse til parallelle data i HDMI-format. HDMI TX-kernen sender disse data til TX PHY.
HDMI RX Core	IP'en modtager de serielle data fra RX PHY'en og udfører datajustering, kanalskævning, TMDS-dekodning, hjælpedataafkodning, videodataafkodning, lyddataafkodning og descrambling.
TX PHY	Modtager og serialiserer de parallelle data fra HDMI TX-kernen og udsender HDMI TMDS-streams. TX PHY producerer tx_clk til HDMI TX-kernen. TX PHY genererer også vid_clk og ls_clk og sender disse signaler til HDMI TX-kernen via PHY-grænsefladen.
IOPLL	Genererer 300 MHz AXI seriel stream clock til AXI4-stream interfacet.
I2C Master	At konfigurere de forskellige PCB-komponenter.

Hardware- og softwarekrav

Intel bruger følgende hardware og software til at teste designet f.eksample.

Hardware

• Intel Arria 10 GX FPGA-udviklingssæt
• HDMI-kilde (Graphics Processor Unit (GPU)
• HDMI-vask (skærm)
• Bitec HDMI FMC 2.0 datterkort (revision 11)
• HDMI kabler

Software

• Intel Quartus Prime Pro Edition (til hardwaretest)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (kun Verilog HDL)/VCS MX eller Xcelium* Parallel simulator

Katalogstruktur

Mappene indeholder de genererede file til HDMI Intel FPGA IP-design example.

Figur 4. Katalogstruktur for designet Example

Rekonfigurationssekvensflow

Figur 5. Multi-rate rekonfigurationssekvensflow 

Figuren illustrerer multi-rate rekonfigurationssekvensflowet for controlleren, når den modtager inputdatastrøm og referenceklokfrekvens, eller når transceiveren er ulåst.

Interface signaler

Tabellerne viser signalerne for HDMI PHY Intel FPGA IP-designet f.eksample.

Tabel 3. Topniveausignaler

Signal	Retning	Bredde	Beskrivelse
Oscillatorsignal om bord
clk_fpga_b3_p	Input	1	100 MHz friløbende ur til kerne-referenceur
refclk_fmcb_p	Input	1	Referenceur med fast hastighed til opstartskalibrering af transceiveren. Det er 625 MHz som standard, men kan være af enhver frekvens

Brugertrykknapper og lysdioder
cpu_resetn	Input	1	Global nulstilling
user_led_g	Produktion	2	Grønt LED display

HDMI FMC-datterkortstifter på FMC-port B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS ur
fmcb_dp_m2c_p	Input	3	HDMI RX røde, grønne og blå datakanaler • Bitec datterkort revision 11 — [0]: RX TMDS kanal 1 (grøn) — [1]: RX TMDS kanal 2 (rød) — [2]: RX TMDS kanal 0 (blå)
fmcb_dp_c2m_p	Produktion	4	HDMI TX ur, røde, grønne og blå datakanaler • Bitec datterkort revision 11 — [0]: TX TMDS kanal 2 (rød) — [1]: TX TMDS kanal 1 (grøn) — [2]: TX TMDS kanal 0 (blå) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Input	1	HDMI RX +5V strømdetektor
fmcb_la_rx_p_8	Input	1	HDMI RX hot-plug detektion
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA til DDC og SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL til DDC og SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX hot-plug detektion
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA til DDC og SCDC
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL til DDC og SCDC
fmcb_la_tx_p_11	Input	1	HDMI I2C SDA til redriver kontrol
fmcb_la_rx_n_9	Input	1	HDMI I2C SCL til redriver kontrol

Urskema

Følgende er clocking-skemaet for HDMI PHY Intel FPGA IP-designet, f.eksampdet:

• clk_fpga_b3_p er et 100 MHz fast rate-ur til at køre NIOS-processoren og kontrolfunktionerne. Hvis den leverede frekvens er korrekt, skifter user_led_g[1] for hvert sekund.
• refclk_fmcb_p er et referenceur med fast hastighed til opstartskalibrering af transceiverne. Det er 625 MHz som standard, men kan være af enhver frekvens.
• fmcb_gbtclk_m2c_p_0 er TMDS-uret til HDMI RX. Dette ur bruges også til at drive HDMI TX-transceivere. Hvis den leverede frekvens er 148.5 MHz, skifter user_led_g[0] for hvert sekund.

Hardwareopsætning

HDMI PHY Intel FPGA IP-designet f.eksample er HDMI 2.0b-kompatibel og udfører en loop-through-demonstration for en standard HDMI-videostream.

For at køre hardwaretesten skal du tilslutte en HDMI-aktiveret enhed såsom et grafikkort med HDMI-interface til HDMI RX-stikket på Bitec HDMI 2.0-datterkortet, som dirigerer dataene til transceiver RX-blokken og HDMI RX.

1. HDMI-vasken afkoder porten til en standard videostream og sender den til urgendannelseskernen.
2. HDMI RX-kernen afkoder video-, hjælpe- og lyddata, der skal loopes tilbage via AXI4-stream-interface til HDMI TX-kernen.
3. HDMI-kildeporten på FMC-datterkortet sender billedet til en skærm.
4. Tryk på cpu_resetn-knappen én gang for at udføre systemnulstilling.
   Note: Hvis du vil bruge et andet Intel FPGA-udviklingskort, skal du ændre enhedstildelingerne og pintildelingerne. Transceiverens analoge indstilling er testet for Intel Arria 10 FPGA-udviklingskit og Bitec HDMI 2.0-datterkort. Du kan ændre indstillingerne for dit eget bord.

Dokumentrevisionshistorik for HDMI PHY Intel
FPGA IP Design Eksample Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2022.07.20	22.2	1.0.0	Første udgivelse.

Dokumenter/ressourcer

intel HDMI PHY FPGA IP Design Eksample [pdfBrugervejledning HDMI PHY FPGA IP Design Eksample, HDMI PHY, FPGA IP Design Eksample, HDMI PHY IP Design Eksample, FPGA IP Design Eksample, IP Design Eksample, 732781

Referencer

• Brugermanual