FPGA-IP
Ontwerp Exampde Gebruikershandleiding
F-Tile 25G Ethernet Intel®
Bijgewerkt voor Intel® Quartus®
Prime Designsuite: 22.3
IP-versie: 1.0.0

Snelstartgids

De F-tile 25G Ethernet Intel FPGA IP voor Intel Agilex™-apparaten biedt de mogelijkheid om ontwerpexpressies te genererenampbestanden voor geselecteerde configuraties.
Figuur 1. Ontwerp Example Gebruik

Directory Structuur

Afbeelding 2. 25G Ethernet Intel FPGA IP-ontwerp Example Directorystructuur

• De simulatie files (testbank alleen voor simulatie) bevinden zich inample_dir>/example_testbank.
• Het ontwerp voor alleen compilatie example bevindt zich inample_dir>/compilatie_test_design.
• De hardwareconfiguratie en test files (het ontwerp bijvampbestand in hardware) bevinden zich inample_dir>/hardware_test_design.

Tabel 1. Telefoonboek en File Beschrijvingen

File Namen	Beschrijving
eth_ex_25g.qpf	Intel Quartus® Prime-project file.
eth_ex_25g.qsf	Intel Quartus Prime-projectinstellingen file.
eth_ex_25g.sdc	Ontwerpbeperkingen van Synopsys file. U kunt deze kopiëren en wijzigen file voor uw eigen 25GbE Intel FPGA IP-kernontwerp.
eth_ex_25g.v	Top-level Verilog HDL-ontwerp example file. Eénkanaalsontwerp maakt gebruik van Verilog file.
gewoon/	Hardware-ontwerp bijvampde ondersteuning files.
hwtest/main.tcl	Voornaamst file voor toegang tot de systeemconsole.

Het ontwerp genereren Example

Figuur 4. Example Ontwerptabblad in de F-tegel 25G Ethernet Intel FPGA IP Parameter Editor

Volg deze stappen om het hardware-ontwerp te genereren, bijvampbestand en testbank:

1. Klik in de Intel Quartus Prime Pro Edition op File ➤ New Project Wizard om een ​​nieuw Quartus Prime-project te maken, of File ➤ Project openen om een ​​bestaand Quartus Prime-project te openen. De wizard vraagt ​​u een apparaat op te geven.
2. Zoek en selecteer in de IP-catalogus 25G Ethernet Intel FPGA IP voor Agilex. Het venster Nieuwe IP-variatie verschijnt.
3. Geef een naam op het hoogste niveau op voor uw IP-variant en klik op OK. De parametereditor voegt het .ip-niveau op het hoogste niveau toe file automatisch naar het huidige project. Als u wordt gevraagd het .ip-bestand handmatig toe te voegen file aan het project klikt u op Project ➤ Toevoegen/verwijderen Files in Project om het file.
4. In de Intel Quartus Prime Pro Edition-software moet u een specifiek Intel Agilex-apparaat selecteren in het veld Apparaat, of het standaardapparaat behouden dat de Intel Quartus Prime-software voorstelt.
   Opmerking: Het hardware-ontwerp bijvample overschrijft de selectie met het apparaat op het doelbord. U specificeert het doelbord in het menu van ontwerp example-opties in de Example Ontwerp tabblad.
5. Klik OK. De parametereditor verschijnt.
6. Geef op het tabblad IP de parameters op voor uw IP-kernvariant.
7. op de example Ontwerptabblad, bijvamphet ontwerp Files, selecteer de optie Simulatie om de testbank te genereren en selecteer de optie Synthese om het hardware-ontwerp te genereren, bijvample. Alleen Verilog HDL files worden gegenereerd.
   Opmerking: Een functionele VHDL IP-kern is niet beschikbaar. Geef alleen Verilog HDL op, voor uw IP-kernontwerp, bijvampik.
8. Voor Target Development Kit selecteert u de Agilex I-serie Transceiver-SoC Dev Kit
9. Klik op de Genereer Example Design-knop. De Select Example Design Directory-venster verschijnt.
10. Als u het ontwerp wilt wijzigen, bijvampbestandsmappad of -naam van de weergegeven standaardwaarden (alt_e25_f_0_example_design), blader naar het nieuwe pad en typ het nieuwe ontwerp exampbestandsmapnaam (ample_dir>).
11. Klik op OK.

1.2.1. Ontwerp Bijvample Parameters
Tabel 2. Parameters in de Example Ontwerp Tab

Parameter	Beschrijving
Examphet ontwerp	Verkrijgbaar exampbestandontwerpen voor de IP-parameterinstellingen. Alleen enkelkanaals example-ontwerp wordt ondersteund voor dit IP-adres.
Examphet ontwerp Files	De files te genereren voor de verschillende ontwikkelingsfasen. • Simulatie: genereert het nodige files voor het simuleren van de exampontwerp. • Synthese: genereert de synthese fileS. Gebruik deze files om het ontwerp te compileren in de Intel Quartus Prime Pro Edition-software voor hardwaretests en het uitvoeren van statische timinganalyses.
Genereren File Formaat	Het formaat van de RTL files voor simulatie: Verilog.
Selecteer bord	Ondersteunde hardware voor ontwerpimplementatie. Wanneer u een Intel FPGA-ontwikkelbord selecteert, gebruik dan apparaat AGIB027R31B1E2VRO als doelapparaat voor ontwerpvoorbeeldample generatie. Agilex I-serie Transceiver-SoC Dev Kit: Met deze optie kunt u het ontwerp testen, bijvampbestand op de geselecteerde Intel FPGA IP-ontwikkelkit. Deze optie selecteert automatisch het doelapparaat van AGIB027R31B1E2VRO. Als uw bordrevisie een ander apparaatniveau heeft, kunt u het doelapparaat wijzigen. Geen: Deze optie sluit de hardwareaspecten voor het ontwerp uit, bijvampik.

1.3. Tegel genereren Files

De Support-Logic Generation is een pre-synthesestap die wordt gebruikt om tegelgerelateerd te genereren files vereist voor simulatie en hardwareontwerp. Het genereren van tegels is voor iedereen vereist
Op F-tegels gebaseerde ontwerpsimulaties. U moet deze stap voltooien vóór de simulatie.

1. Navigeer vanaf de opdrachtprompt naar de map compilatie_test_design in uw exampontwerp: cd /compilatie_test_ontwerp.
2. Voer de volgende opdracht uit: quartus_tlg alt_eth_25g

1.4. Simulatie van het F-tile 25G Ethernet Intel FPGA IP-ontwerp 
Exampde Testbank
U kunt het ontwerp compileren en simuleren door een simulatiescript uit te voeren vanaf de opdrachtprompt.

1. Wijzig bij de opdrachtprompt de werkmap die de testbench simuleert: cdample_dir>/ex_25g/sim.
2. Voer de IP-installatiesimulatie uit: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabel 3. Stappen om de testbank te simuleren

Simulator	Instructies
VCS*	Typ sh run_vcs.sh in de opdrachtregel
QuestaSim*	Typ vsim -do run_vsim.do -log op de opdrachtregelfile vsim.log Als u liever simuleert zonder de QuestaSim GUI te openen, typt u vsim -c -do run_vsim.do -logfile vsim.log
Cadans -Xcelium*	Typ sh run_xcelium.sh in de opdrachtregel

Een succesvolle simulatie eindigt met het volgende bericht:
Simulatie geslaagd. of Testbank voltooid.
Na succesvolle afronding kunt u de resultaten analyseren.
1.5. Het ontwerp samenstellen en configureren Exampbestand in Hardware
Met de 25G Ethernet Intel FPGA IP-kernparametereditor kunt u het ontwerp bijv. compileren en configurerenampbestand op een doelontwikkelingskit.

Om een ​​ontwerp samen te stellen en te configureren, bijvampbestand op hardware, volg deze stappen:

1. Start de Intel Quartus Prime Pro Edition-software en selecteer Verwerken ➤ Compilatie starten om het ontwerp te compileren.
2. Nadat u een SRAM-object hebt gegenereerd file .sof, volg deze stappen om het hardware-ontwerp te programmeren, bijvampbestand op het Intel Agilex-apparaat:
   A. Klik in het menu Extra op Programmeur.
   B. Klik in de Programmer op Hardware-installatie.
   C. Selecteer een programmeerapparaat.
   D. Selecteer het Intel Agilex-bord en voeg het toe aan uw Intel Quartus Prime Pro Edition-sessie.
   e. Zorg ervoor dat Modus is ingesteld op JTAG.
   F. Selecteer het Intel Agilex-apparaat en klik op Apparaat toevoegen. De Programmer wordt weergegeven
   een blokschema van de verbindingen tussen de apparaten op uw bord.
   G. Vink in de rij met uw .sof het vakje voor de .sof aan.
   H. Vink het vakje aan in de kolom Programma/Configureren.
   i. Klik op Start.

1.6. Testen van het F-tile 25G Ethernet Intel FPGA IP-hardwareontwerp Example
Nadat u het F-tile 25G Ethernet Intel FPGA IP-kernontwerp exampbestand en configureer het op uw Intel Agilex-apparaat, u kunt de systeemconsole gebruiken om de IP-kern te programmeren.
Om de systeemconsole in te schakelen en het hardwareontwerp te testen, bijvample, volg deze stappen:

1. In de Intel Quartus Prime Pro Edition-software selecteert u Extra ➤ Systeem
   Foutopsporingshulpmiddelen ➤ Systeemconsole om de systeemconsole te starten.
2. Typ cd hwtest in het Tcl Console-paneel om de map te wijzigen in /hardware_test_design/hwtest.
3. Typ source main.tcl om een ​​verbinding met de JTAG meester.

Volg de testprocedure in het gedeelte Hardware testen van het ontwerp, bijvampbestand en bekijk de testresultaten in de systeemconsole.

F-tegel 25G Ethernet-ontwerp Vbampbestand voor Intel Agilex-apparaten

Het F-tile 25G Ethernet-ontwerp bijvample demonstreert een Ethernet-oplossing voor Intel Agilex-apparaten die gebruik maken van de 25G Ethernet Intel FPGA IP-kern.
Genereer het ontwerp bijvample uit de Example Ontwerptabblad van de 25G Ethernet Intel FPGA IP-parametereditor. U kunt er ook voor kiezen om het ontwerp met of zonder te genereren
de functie Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Kenmerken

• Ondersteunt één Ethernet-kanaal dat werkt op 25G.
• Genereert ontwerp bijvampbestand met RS-FEC-functie.
• Biedt testbench- en simulatiescript.
• Instantiseert F-Tile-referentie en systeem-PLL-klokken Intel FPGA IP op basis van IP-configuratie.

2.2. Hardware- en softwarevereisten
Intel gebruikt de volgende hardware en software om het ontwerp te testen, bijvampbestand in een Linux-systeem:

• Intel Quartus Prime Pro Edition-software.
• Siemens* EDA QuestaSim, Synopsys* VCS en Cadence Xcelium-simulator.
• Intel Agilex I-serie Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) voor hardwaretests.

2.3. Functionele beschrijving
Het F-tile 25G Ethernet-ontwerp bijvampbestand bestaat uit een MAC+PCS+PMA-kernvariant. De volgende blokdiagrammen tonen de ontwerpcomponenten en de topniveausignalen van de MAC+PCS+PMA-kernvariant in het F-tile 25G Ethernet-ontwerp exampik.
Figuur 5. Blokdiagram – F-tegel 25G Ethernet-ontwerp Vbample (MAC+PCS+PMA-kernvariant)

2.3.1. Ontwerpcomponenten
Tabel 4. Ontwerpcomponenten

Onderdeel	Beschrijving
F-tegel 25G Ethernet Intel FPGA IP	Bestaat uit MAC, PCS en Transceiver PHY, met de volgende configuratie: • Kern variant: MAC+PCS+PMA • Schakel stroomcontrole in: Optioneel • Schakel het genereren van linkfouten in: Optioneel • Schakel preambule-passthrough in: Optioneel • Statistische verzameling inschakelen: Optioneel • Schakel MAC-statistiekentellers in: Optioneel • Referentieklokfrequentie: 156.25 Voor het ontwerp bijvampbestand met de RS-FEC-functie wordt de volgende extra parameter geconfigureerd: • Schakel RS-FEC in: Optioneel
F-Tile-referentie en systeem-PLL-klokken Intel FPGA IP	De instellingen van de F-Tile Reference en System PLL Clocks Intel FPGA IP-parametereditor komen overeen met de vereisten van de F-tile 25G Ethernet Intel FPGA IP. Als u het ontwerp genereert, bijvampik gebruik Genereer bijvamphet ontwerp in de IP-parametereditor klikt, wordt het IP-adres automatisch geïnstantieerd. Als u uw eigen ontwerp maakt, bijvample moet u dit IP-adres handmatig instantiëren en alle I/O-poorten aansluiten. Voor informatie over dit IP-adres raadpleegt u F-Tile Architecture en PMA en FEC Direct PHY IP-gebruikershandleiding.
Klantlogica	Bestaat uit: • Verkeersgenerator, die burst-pakketten naar de 25G Ethernet Intel FPGA IP-kern genereert voor verzending. • Verkeersmonitor, die burst-pakketten bewaakt die afkomstig zijn van de 25G Ethernet Intel FPGA IP-kern.
Bron en sonde	Bron- en sondesignalen, inclusief systeemreset-ingangssignaal, dat u kunt gebruiken voor foutopsporing.

Gerelateerde informatie
F-Tile Architecture en PMA en FEC Direct PHY IP-gebruikershandleiding

Simulatie

De testbank stuurt verkeer door de IP-kern, waarbij de zendzijde en ontvangstzijde van de IP-kern worden uitgeoefend.
2.4.1. Testbank
Figuur 6. Blokdiagram van de F-tile 25G Ethernet Intel FPGA IP Design Example Simulatietestbank

Tabel 5. Onderdelen van de testbank

Onderdeel	Beschrijving
Te testen apparaat (DUT)	De 25G Ethernet Intel FPGA IP-kern.
Ethernet-pakketgenerator en pakketmonitor	• Pakketgenerator genereert frames en verzendt deze naar de DUT. • Packet Monitor bewaakt TX- en RX-datapaden en geeft de frames weer in de simulatorconsole.
F-Tile-referentie en systeem-PLL-klokken Intel FPGA IP	Genereert transceiver- en systeem-PLL-referentieklokken.

2.4.2. Simulatieontwerp bijvample Componenten
Tabel 6. F-tegel 25G Ethernet-ontwerp Vbampde Testbank File Beschrijvingen

File Naam	Beschrijving
Testbank en simulatie Files
basic_avl_tb_top.v	Testbank op het hoogste niveau file. De testbench instantiëert de DUT, voert Avalon®-geheugentoegewezen configuratie uit op ontwerpcomponenten en clientlogica, en verzendt en ontvangt pakketten naar of van de 25G Ethernet Intel FPGA IP.
Testbench-scripts
voortgezet…

File Naam	Beschrijving
run_vsim.do	Het ModelSim-script om de testbank uit te voeren.
run_vcs.sh	Het Synopsys VCS-script om de testbank uit te voeren.
run_xcelium.sh	Het Cadence Xcelium-script om de testbench uit te voeren.

2.4.3. Testcase
Het simulatietestgeval voert de volgende acties uit:

1. Instantiseert F-tile 25G Ethernet Intel FPGA IP en F-Tile Reference en systeem PLL klokt Intel FPGA IP.
2. Wacht tot de RX-klok en het PHY-statussignaal tot rust zijn gekomen.
3. Drukt de PHY-status af.
4. Verzendt en ontvangt 10 geldige gegevens.
5. Analyseert de resultaten. De succesvolle testbank geeft “Testbench voltooid.” weer.

De volgende sample-uitvoer illustreert een succesvolle simulatietest:

Compilatie

Volg de procedure in Het compileren en configureren van Design Exampbestand in Hardware om het ontwerp te compileren en configureren, exampbestand in de geselecteerde hardware.
U kunt het resourcegebruik en de Fmax schatten met behulp van het ontwerp voor alleen compilatie, bijvoorbeeldample. U kunt uw ontwerp compileren met de opdracht Compilatie starten op het
Verwerkingsmenu in de Intel Quartus Prime Pro Edition-software. Bij een succesvolle compilatie wordt de samenvatting van het compilatierapport gegenereerd.
Voor meer informatie raadpleegt u Ontwerpcompilatie in de Gebruikershandleiding Intel Quartus Prime Pro Edition.
Gerelateerde informatie

• Het ontwerp samenstellen en configureren Example in Hardware op pagina 7
• Ontwerpcompilatie in gebruikershandleiding voor Intel Quartus Prime Pro Edition

2.6. Hardware testen
In het hardwareontwerp bijvample, kunt u de IP-kern programmeren in interne seriële loopback-modus en verkeer genereren aan de zendzijde dat terugloopt via de ontvangstzijde.
Volg de procedure op de verstrekte gerelateerde informatielink om het ontwerp te testenampbestand in de geselecteerde hardware.
Gerelateerde informatie
Testen van het F-tile 25G Ethernet Intel FPGA IP-hardwareontwerp Example op pagina 8
2.6.1. Testprocedure
Volg deze stappen om het ontwerp te testen, bijvampbestand in hardware:

1. Voordat u de hardwaretests voor dit ontwerp uitvoert, bijvample, moet u het systeem resetten:
   A. Klik op Extra ➤ In-System Sources & Probes Editor-tool voor de standaard GUI voor bron- en probes.
   B. Schakel het systeemresetsignaal (Bron[3:0]) van 7 naar 8 om de resets uit te voeren en zet het systeemresetsignaal terug naar 7 om het systeem uit de resetstatus te halen.
   C. Bewaak de sondesignalen en zorg ervoor dat de status geldig is.
2. Navigeer in de systeemconsole naar de map hwtest en voer de opdracht uit: source main.tcl om een ​​JTAG meester. Standaard is de eerste JTAG meester op de JTAG keten is geselecteerd. Om de J te selecterenTAG master voor Intel Agilex-apparaten voert u deze opdracht uit: set_jtag <number of appropriate JTAG meester>. Example: set_jtag 1.
3. Voer de volgende opdrachten uit in de systeemconsole om de seriële loopback-test te starten:

Tabel 7. Commandoparameters

Parameter	Beschrijving	Example Gebruik
chkphy_status	Geeft de klokfrequenties en de PHY-vergrendelingsstatus weer.	% chkphy_status 0 # Controleer de status van link 0
chkmac_stats	Toont de waarden in de MAC-statistiekentellers.	% chkmac_stats 0 # Controleert de mac-statistiekenteller van link 0
clear_all_stats	Wist de IP-kernstatistiekentellers.	% clear_all_stats 0 # Wist de statistiekenteller van link 0
start_gen	Start de pakketgenerator.	% start_gen 0 # Begin met het genereren van pakketten op link 0
stop_gen	Stopt de pakketgenerator.	% stop_gen 0 # Stop het genereren van pakketten op link 0
lus_aan	Schakelt de interne seriële loopback in.	% loop_on 0 # Schakel interne loopback in op link 0
loop_off	Schakelt de interne seriële loopback uit.	% loop_off 0 # Schakel interne loopback uit op link 0
reg_lezen	Retourneert de IP-kernregisterwaarde op .	% reg_read 0x402 # Lees IP CSR-register op adres 402 van link 0
reg_write	Schrijft naar het IP-kernregister op adres .	% reg_write 0x401 0x1 # Schrijf 0x1 naar IP CSR scratch-register op adres 401 van link 0

A. Typ loop_on om de interne seriële loopback-modus in te schakelen.
B. Typ chkphy_status om de status van de PHY te controleren. De TXCLK-, RXCLK- en RX-status moeten dezelfde waarden hebben als hieronder weergegeven voor een stabiele link:

C. Typ clear_all_stats om TX- en RX-statistiekregisters te wissen.
D. Typ start_gen om te beginnen met het genereren van pakketten.
e. Typ stop_gen om het genereren van pakketten te stoppen.
F. Typ chkmac_stats om de TX- en RX-statistiekentellers te lezen. Zeker weten dat:
i. De verzonden pakketframes komen overeen met de ontvangen pakketframes.
ii. Er worden geen foutframes ontvangen.
G. Typ loop_off om de interne seriële loopback uit te schakelen.
Figuur 7. Sample Testuitvoer: tellers voor TX- en RX-statistieken

Documentrevisiegeschiedenis voor F-tile 25G Ethernet FPGA IP-ontwerp Exampde Gebruikershandleiding

Documentversie	Intel Quartus Prime-versie	IP-versie	Wijzigingen
2022.10.14	22.3	1.0.0	Eerste release.

Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en diensten. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen. *Andere namen en merken kunnen worden geclaimd als eigendom van anderen.
ISO
9001:2015
Geregistreerd

Online versie
Feedback verzenden
ID: 750200
Versie: 2022.10.14

Documenten / Bronnen

intel F-Tile 25G Ethernet FPGA IP-ontwerp Vbample [pdf] Gebruikershandleiding F-Tile 25G Ethernet FPGA IP-ontwerp Vbample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP-ontwerp Example, IP-ontwerp Exampnl, 750200

Referenties

• Gebruiksaanwijzing