F-Tile DisplayPort FPGA IP-ontwerp Example
Gebruikershandleiding

F-Tile DisplayPort FPGA IP-ontwerp Example

Bijgewerkt voor Intel® Quartus® Prime Design Suite: 22.2 IP-versie: 21.0.1

DisplayPort Intel FPGA IP-ontwerp Example Snelstartgids

De DisplayPort Intel® F-tile-apparaten zijn voorzien van een simulatietestbank en een hardwareontwerp dat compilatie en hardwaretests ondersteunt FPGA IP-ontwerp exampbestanden voor Intel Agilex™
De DisplayPort Intel FPGA IP biedt het volgende ontwerp, bijvamples:

• DisplayPort SST parallelle loopback zonder Pixel Clock Recovery (PCR)-module
• DisplayPort SST parallelle loopback met AXIS Video Interface

Wanneer u een ontwerp genereert, bijvample, maakt de parametereditor automatisch het fileHet is nodig om het ontwerp in hardware te simuleren, compileren en testen.
Figuur 1. Ontwikkeling StagesGerelateerde informatie

• DisplayPort Intel FPGA IP-gebruikershandleiding
• Migreren naar Intel Quartus Prime Pro Edition

Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en services. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk door Intel is overeengekomen. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze bestellingen voor producten of diensten plaatsen.
*Andere namen en merken kunnen eigendom van anderen zijn.
ISO 9001: 2015 geregistreerd
1.1. Directorystructuur
Figuur 2. Directorystructuur

Tabel 1. Ontwerp Vbample Componenten

Mappen	Files
rtl/kern	dp_core.ip
	dp_rx . ik p
	dp_tx . ik p
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX-bouwsteen)
	dp_rx_data_fifo . ik p
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX-bouwsteen)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware- en softwarevereisten
Intel gebruikt de volgende hardware en software om het ontwerp te testen, bijvampon:
Hardware

• Intel Agilex I-serie ontwikkelingskit
• DisplayPort-bron-GPU
• DisplayPort-gootsteen (monitor)
• Bitec DisplayPort FMC-dochterkaart Revisie 8C
• DisplayPort-kabels

Software

• Intel Quartus® Prime
• Synopsys* VCS-simulator

1.3. Het ontwerp genereren
Gebruik de DisplayPort Intel FPGA IP-parametereditor in Intel Quartus Prime-software om het ontwerp te genereren, bijvampik.
Figuur 3. De ontwerpstroom genereren

1.  Selecteer Extra ➤ IP Catalog en selecteer Intel Agilex F-tegel als de doelapparaatfamilie.
   Opmerking: Het ontwerp bijvampbestand ondersteunt alleen Intel Agilex F-tile-apparaten.
2. Zoek in de IP-catalogus DisplayPort Intel FPGA IP en dubbelklik erop. Het venster Nieuwe IP-variatie verschijnt.
3. Geef een naam op het hoogste niveau op voor uw aangepaste IP-variant. De parametereditor slaat de IP-variatie-instellingen op in een file genaamd .ik p.
4. Selecteer een Intel Agilex F-tegelapparaat in het veld Apparaat, of behoud de standaard Intel Quartus Prime-softwareapparaatselectie.
5. Klik OK. De parametereditor verschijnt.
6. Configureer de gewenste parameters voor zowel TX als RX.
7. Onder het ontwerp Exampop het tabblad Selecteer DisplayPort SST Parallel Loopback Zonder PCR.
8. Selecteer Simulatie om de testbench te genereren en selecteer Synthese om bijvoorbeeld het hardwareontwerp te genererenample. U moet ten minste één van deze opties selecteren om het ontwerp te genererenample fileS. Als u beide selecteert, wordt de generatietijd langer.
9. Voor Target Development Kit selecteert u Intel Agilex I-Series SOC Development Kit. Hierdoor wordt het in stap 4 geselecteerde doelapparaat gewijzigd zodat het overeenkomt met het apparaat in de ontwikkelingskit. Voor de Intel Agilex I-Series SOC Development Kit is het standaardapparaat AGIB027R31B1E2VR0.
10. Klik op Genereer Example Ontwerp.

1.4. Het ontwerp simuleren
Het DisplayPort Intel FPGA IP-ontwerp bijvample testbench simuleert een serieel loopback-ontwerp van een TX-instantie naar een RX-instantie. Een interne videopatroongeneratormodule stuurt de DisplayPort TX-instantie aan en de video-uitgang van de RX-instantie wordt aangesloten op CRC-checkers in de testbench.
Figuur 4. Ontwerpsimulatiestroom

1. Ga naar de map Synopsys-simulator en selecteer VCS.
2. Simulatiescript uitvoeren.
   Bron vcs_sim.sh
3. Het script voert Quartus TLG uit, compileert en voert de testbench uit in de simulator.
4. Analyseer het resultaat.
   Een succesvolle simulatie eindigt met een Source- en Sink-SRC-vergelijking.

1.5. Het samenstellen en testen van het ontwerp
Figuur 5. Het ontwerp compileren en simulerenEen demonstratietest compileren en uitvoeren op de hardware-example ontwerp, volg deze stappen:

1. Zorg ervoor dat hardware exampDe ontwerpgeneratie is voltooid.
2. Start de Intel Quartus Prime Pro Edition-software en open / quartus/agi_dp_demo.qpf.
3. Klik op Verwerken ➤ Compilatie starten.
4. Na een succesvolle compilatie genereert de Intel Quartus Prime Pro Edition-software een .sof file in de door u opgegeven map.
5. Sluit de DisplayPort RX-connector op de Bitec-dochterkaart aan op een externe DisplayPort-bron, zoals de grafische kaart op een pc.
6. Sluit de DisplayPort TX-connector op de Bitec-dochterkaart aan op een DisplayPort-sinkapparaat, zoals een videoanalysator of een pc-monitor.
7.  Zorg ervoor dat alle schakelaars op het ontwikkelbord in de standaardpositie staan.
8. Configureer het geselecteerde Intel Agilex F-Tile-apparaat op het ontwikkelbord met behulp van de gegenereerde .sof file (Extra ➤ Programmeur ).
9. Het DisplayPort-sinkapparaat geeft de video weer die is gegenereerd door de videobron.

Gerelateerde informatie
Intel Agilex I-Series FPGA Development Kit Gebruikershandleiding/
1.5.1. ELF regenereren File
Standaard is dit de ELF file wordt gegenereerd wanneer u het dynamische ontwerp genereert, bijvampik.
In sommige gevallen moet u de ELF echter opnieuw genereren file als u de software wijzigt file of genereer dp_core.qsys opnieuw file. Het opnieuw genereren van dp_core.qsys file werkt de .sopcinfo bij file, waarvoor je de ELF opnieuw moet genereren file.

1. Ga naar /software en bewerk de code indien nodig.
2. Ga naar /script en voer het volgende build-script uit: source build_sw.sh
   • Zoek en open in Windows Nios II Command Shell. Ga in de Nios II Command Shell naar /script en voer broncode build_sw.sh uit.
   Opmerking: Om het buildscript op Windows 10 uit te voeren, heeft uw systeem Windows Subsystems for Linux (WSL) nodig. Voor meer informatie over de WSL-installatiestappen raadpleegt u het Nios II Software Developer Handbook.
   • Start op Linux de Platform Designer en open Tools ➤ Nios II Command Shell. Ga in de Nios II Command Shell naar /script en voer broncode build_sw.sh uit.
3. Zorg ervoor dat een .elf file wordt gegenereerd /software/dp_demo.
4. Download het gegenereerde .elf-bestand file in de FPGA zonder de .sof opnieuw te compileren file door het volgende script uit te voeren: nios2-download /software/dp_demo/*.elf
5. Druk op de resetknop op het FPGA-bord om de nieuwe software van kracht te laten worden.

1.6. DisplayPort Intel FPGA IP-ontwerp Example Parameters
Tabel 2. DisplayPort Intel FPGA IP-ontwerp Bijvample QSF-beperking voor Intel Agilex Ftile Device

QSF-beperking	Beschrijving
set_global_assignment -naam VERILOG_MACRO “__DISPLAYPORT_ondersteuning__=1”	Vanaf Quartus 22.2 is deze QSF-beperking nodig om de aangepaste SRC-stroom (Soft Reset Controller) van DisplayPort mogelijk te maken

Tabel 3. DisplayPort Intel FPGA IP-ontwerp Bijvampleparameters voor Intel Agilex F-tile-apparaat

Parameter	Waarde	Beschrijving
Beschikbaar ontwerp Vbample
Selecteer Ontwerp	•Geen •DisplayPort SST parallelle loopback zonder PCR •DisplayPort SST parallelle loopback met AXIS-video-interface	Selecteer het ontwerp bijvampbestand dat moet worden gegenereerd. •Geen: Geen ontwerp example is beschikbaar voor de huidige parameterselectie. •DisplayPort SST Parallelle Loopback zonder PCR: Dit ontwerp example demonstreert parallelle loopback van DisplayPort-sink naar DisplayPort-bron zonder een Pixel Clock Recovery (PCR)-module wanneer u de parameter Enable Video Input Image Port inschakelt. •DisplayPort SST parallelle loopback met AXIS-video-interface: dit ontwerp is bijvample demonstreert parallelle loopback van DisplayPort-sink naar DisplayPort-bron met AXIS Video-interface wanneer Active Video Data Protocols inschakelen is ingesteld op AXIS-VVP Full.
Ontwerp Example Files
Simulatie	Aan, uit	Schakel deze optie in om de benodigde bestanden te genereren files voor de simulatietestbank.
Synthese	Aan, uit	Schakel deze optie in om de benodigde bestanden te genereren files voor Intel Quartus Prime-compilatie en hardwareontwerp.
Gegenereerd HDL-formaat
Genereren File Formaat	Verilog, VHDL	Selecteer het gewenste HDL-formaat voor het gegenereerde ontwerp, bijvample fileset. Opmerking: deze optie bepaalt alleen het formaat voor het gegenereerde topniveau-IP fileS. Alle andere files (bijvample testbanken en topniveau files voor hardwaredemonstratie) zijn in Verilog HDL-indeling.
Doelontwikkelingskit
Selecteer bord	•Geen ontwikkelingskit •Intel Agilex I-serie Ontwikkelingskit	Selecteer het bord voor het beoogde ontwerp, bijvampik.

Parameter	Waarde	Beschrijving
		•Geen ontwikkelingskit: deze optie sluit alle hardwareaspecten voor het ontwerp uit, bijvample. De P-kern stelt alle pintoewijzingen in op virtuele pinnen. •Intel Agilex I-Series FPGA Development Kit: Deze optie selecteert automatisch het doelapparaat van het project, zodat het overeenkomt met het apparaat in deze ontwikkelingskit. U kunt het doelapparaat wijzigen met behulp van de parameter Doelapparaat wijzigen als uw bordrevisie een andere apparaatvariant heeft. De IP-kern stelt alle pintoewijzingen in volgens de ontwikkelingskit. Opmerking: Voorlopig ontwerp bijvampbestand is niet functioneel geverifieerd op hardware in deze Quartus-release. •Custom Development Kit: Met deze optie kan het ontwerp bijvampbestand dat moet worden getest op een ontwikkelingskit van derden met een Intel FPGA. Mogelijk moet u de pintoewijzingen zelf instellen.
Doelapparaat
Doelapparaat wijzigen	Aan, uit	Schakel deze optie in en selecteer de gewenste apparaatvariant voor de ontwikkelkit.

Parallel Loopback-ontwerp Bijvampde

Het DisplayPort Intel FPGA IP-ontwerp bijvampbestanden demonstreren parallelle loopback van DisplayPort RX-instantie naar DisplayPort TX-instantie zonder een Pixel Clock Recovery (PCR)-module.
Tabel 4. DisplayPort Intel FPGA IP-ontwerp Bijvampbestand voor Intel Agilex F-tile Device

Ontwerp Example	Aanduiding	Gegevenssnelheid	Kanaalmodus	Loopback-type
DisplayPort SST parallelle loopback zonder PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Enkelvoudig	Parallel zonder PCR
DisplayPort SST parallelle loopback met AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Enkelvoudig	Parallel aan AXIS-video-interface

2.1. Intel Agilex F-tile DisplayPort SST parallel loopback-ontwerp Functies
Het SST parallelle loopback-ontwerp bijvamples demonstreren de overdracht van een enkele videostream van DisplayPort-sink naar DisplayPort-bron.
Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en diensten. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen. *Andere namen en merken kunnen worden geclaimd als eigendom van anderen.
ISO 9001: 2015 geregistreerd
Figuur 6. Intel Agilex F-tile DisplayPort SST parallelle loopback zonder PCR

• In deze variant is de parameter van de DisplayPort-bron, TX_SUPPORT_IM_ENABLE, ingeschakeld en wordt de videobeeldinterface gebruikt.
• De DisplayPort-sink ontvangt video- en/of audiostreaming van een externe videobron zoals GPU en decodeert deze naar een parallelle video-interface.
• De DisplayPort sink-video-uitgang stuurt rechtstreeks de DisplayPort-bronvideo-interface aan en codeert naar de DisplayPort-hoofdlink voordat deze naar de monitor wordt verzonden.
• De IOPLL stuurt zowel de DisplayPort-sink- als de bronvideoklokken op een vaste frequentie aan.
• Als de parameter MAX_LINK_RATE van de DisplayPort-sink en -bron is geconfigureerd op HBR3 en PIXELS_PER_CLOCK is geconfigureerd op Quad, loopt de videoklok op 300 MHz ter ondersteuning van een pixelsnelheid van 8Kp30 (1188/4 = 297 MHz).

Afbeelding 7. Intel Agilex F-tile DisplayPort SST parallelle loopback met AXIS Video Interface

• In deze variant selecteert u bij de bron- en sink-parameter DisplayPort AXIS-VVP FULL in ACTIEVE VIDEODATAPROTOCOLLEN INSCHAKELEN om Axis Video Data Interface in te schakelen.
• De DisplayPort-sink ontvangt video- en/of audiostreaming van een externe videobron zoals GPU en decodeert deze naar een parallelle video-interface.
• De DisplayPort Sink converteert de videogegevensstroom naar asvideogegevens en stuurt de DisplayPort-bronasvideogegevensinterface aan via VVP Video Frame Buffer. DisplayPort Source converteert asvideogegevens naar de DisplayPort-hoofdlink voordat deze naar de monitor worden verzonden.
• In deze ontwerpvariant zijn er drie hoofdvideoklokken, namelijk rx/tx_axi4s_clk, rx_vid_clk en tx_vid_clk. axi4s_clk draait op 300 MHz voor beide AXIS-modules in Source en Sink. rx_vid_clk voert de DP Sink Video-pijplijn uit op 300 MHz (ter ondersteuning van elke resolutie tot 8Kp30 4PIP's), terwijl tx_vid_clk de DP Source Video-pijplijn uitvoert op de werkelijke Pixel Clock-frequentie (gedeeld door PIP's).
• Deze ontwerpvariant configureert automatisch de tx_vid_clk-frequentie via I2C-programmering naar de ingebouwde SI5391B OSC wanneer het ontwerp een schakelaar in de resolutie detecteert.
• Deze ontwerpvariant demonstreert slechts een vast aantal resoluties zoals vooraf gedefinieerd in de DisplayPort-software, namelijk:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Klokschema
Het klokschema illustreert de klokdomeinen in het DisplayPort Intel FPGA IP-ontwerp, bijvampik.
Figuur 8. Klokschema van de Intel Agilex F-tile DisplayPort TransceiverTabel 5. Signalen van het klokschema

Klok in schema	Beschrijving
SysPLL refclk	F-tegel Systeem-PLL-referentieklok, die elke klokfrequentie kan zijn die deelbaar is door Systeem-PLL voor die uitgangsfrequentie. In dit ontwerp bijvample, system_pll_clk_link en rx/tx refclk_link delen dezelfde 150 MHz SysPLL refclk.

Klok in schema	Beschrijving
	Het moet een vrijlopende klok zijn die is aangesloten vanaf een speciale referentieklokpin van de transceiver op de ingangsklokpoort van Reference en System PLL Clocks IP, voordat de overeenkomstige uitgangspoort wordt aangesloten op DisplayPort Phy Top. Let op: Voor dit ontwerp exampconfigureer Clock Controller GUI Si5391A OUT6 naar 150 MHz.
systeem pll clk-link	De minimale systeem-PLL-uitvoerfrequentie om alle DisplayPort-snelheden te ondersteunen is 320 MHz. Dit ontwerp example gebruikt een uitgangsfrequentie van 900 MHz (hoogste), zodat SysPLL refclk kan worden gedeeld met rx/tx refclk_link, die 150 MHz is.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR en Tx PLL Link refclk vast ingesteld op 150 MHz om alle DisplayPort-datasnelheden te ondersteunen.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Snelheid Klok om DisplayPort IP-kern te klokken. Frequentie gelijk aan datasnelheid gedeeld door parallelle databreedte. Exampon: Frequentie = datasnelheid / databreedte = 8.1G (HBR3) / 40 bits = 202.5 ​​MHz

2.3. Simulatietestbank
De simulatietestbank simuleert de seriële loopback van DisplayPort TX naar RX.
Figuur 9. DisplayPort Intel FPGA IP Simplex Mode Simulatie Testbench BlokdiagramTabel 6. Onderdelen van de testbank

Onderdeel	Beschrijving
Videopatroongenerator	Deze generator produceert kleurenbalkpatronen die u kunt configureren. U kunt de timing van het videoformaat parametreren.
Testbankcontrole	Dit blok bestuurt de testsequentie van de simulatie en genereert de noodzakelijke stimulussignalen naar de TX-kern. Het testbench-controleblok leest ook de CRC-waarde van zowel de bron als de put om vergelijkingen te maken.
RX Link Snelheid Klokfrequentie Checker	Deze controleur verifieert of de door de RX-transceiver herstelde klokfrequentie overeenkomt met de gewenste datasnelheid.
TX Link Snelheid Klokfrequentie Checker	Deze controleur verifieert of de door de TX-transceiver herstelde klokfrequentie overeenkomt met de gewenste datasnelheid.

De simulatietestbank voert de volgende verificaties uit:
Tabel 7. Testbankverificaties

Testcriteria	Verificatie
• Linktraining met datasnelheid HBR3 • Lees de DPCD-registers om te controleren of de DP Status zowel de TX- als de RX Link Speed-frequentie instelt en meet.	Integreert Frequency Checker om de verbindingssnelheid te meten klokfrequentie-uitvoer van de TX- en RX-zendontvanger.
• Voer een videopatroon uit van TX naar RX. • Controleer de CRC voor zowel source als sink om te controleren of ze overeenkomen	• Sluit de videopatroongenerator aan op de DisplayPort-bron om het videopatroon te genereren. • Testbench-besturing leest vervolgens zowel Source- als Sink-CRC uit uit DPTX- en DPRX-registers en vergelijkt deze om er zeker van te zijn dat beide CRC-waarden identiek zijn. Opmerking: Om ervoor te zorgen dat CRC wordt berekend, moet u de parameter Ondersteuning CTS-testautomatisering inschakelen.

Documentrevisiegeschiedenis voor F-Tile DisplayPort Intel FPGA IP Design Exampde Gebruikershandleiding

Documentversie	Intel Quartus Prime-versie	IP-versie	Wijzigingen
2022.09.02	22.	20.0.1	•Gewijzigde documenttitel van DisplayPort Intel Agilex F-Tile FPGA IP Design Example Gebruikershandleiding voor F-Tile DisplayPort Intel FPGA IP Design Example Gebruikershandleiding. •Ingeschakelde AXIS Video Design Exampde variant. • Static Rate-ontwerp verwijderd en vervangen door Multi Rate Design Exampik. •De opmerking in de DisplayPort Intel FPGA IP Design Ex verwijderdample Snelstartgids waarin staat dat de Intel Quartus Prime 21.4-softwareversie alleen Voorlopig Ontwerp Ex ondersteuntamples. •De mapstructuurfiguur vervangen door de juiste figuur. •Een sectie toegevoegd die ELF regenereert File onder Het ontwerp samenstellen en testen. •Het gedeelte Hardware- en softwarevereisten bijgewerkt met aanvullende hardware vereisten.
2021.12.13	21.	20.0.0	Eerste release.

Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en services. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk door Intel is overeengekomen. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze bestellingen voor producten of diensten plaatsen.
*Andere namen en merken kunnen eigendom van anderen zijn.
ISO 9001: 2015 geregistreerd

Online versie
Feedback verzenden
UG-20347
ID: 709308
Versie: 2022.09.02

Documenten / Bronnen

intel F-Tile DisplayPort FPGA IP-ontwerp Example [pdf] Gebruikershandleiding F-Tile DisplayPort FPGA IP-ontwerp Example, F-Tile DisplayPort, DisplayPort, FPGA IP-ontwerp Example, IP-ontwerp Example, UG-20347, 709308

Referenties

• Gebruiksaanwijzing