intel HDMI PHY FPGA IP Conception Example Guide de l'utilisateur
Conception HDMI PHY Example Guide de démarrage rapide pour les appareils Intel® Arria® 10
La conception HDMI PHY Intel® FPGA IP example pour les appareils Intel Arria® 10 dispose d'une conception de retransmission HDMI 2.0 RX-TX qui prend en charge la compilation et les tests matériels.
Lorsque vous générez une conception example, l'éditeur de paramètres crée automatiquement le files nécessaire pour simuler, compiler et tester la conception dans le matériel.
Figure 1. Étapes de développement
Informations connexes
Guide de l'utilisateur HDMI PHY Intel FPGA IP
Génération de la conception
Utilisez l'éditeur de paramètres HDMI PHY Intel FPGA IP dans le logiciel Intel Quartus® Prime pour générer l'ex de conceptionamples.
Figure 2. Génération du flux de conception
- Créez un projet ciblant la famille d'appareils Intel Arria 10 et sélectionnez l'appareil souhaité.
- Dans le catalogue IP, recherchez et double-cliquez sur Protocoles d'interface ➤ Audio et vidéo ➤ HDMI TX PHY Intel FPGA IP (ou HDMI RX PHY Intel FPGA IP). La fenêtre Nouvelle variante IP ou Nouvelle variante IP s'affiche.
- Spécifiez un nom de niveau supérieur pour votre variation IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .ip ou .qsys.
- Cliquez sur OK. L'éditeur de paramètres apparaît.
Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel
Société ou ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.
D’autres noms et marques peuvent être revendiqués comme étant la propriété d’autrui. - Sur le Design Example, sélectionnez Arria 10 HDMI RX-TX Retransmit.
- Sélectionnez Simulation pour générer le testbench, et sélectionnez Synthesis pour générer la conception matérielle example.
Vous devez sélectionner au moins une de ces options pour générer la conception example files.
Si vous sélectionnez les deux, le temps de génération est plus long. - Pour générer File Format, sélectionnez Verilog ou VHDL.
- Pour le kit de développement cible, sélectionnez Intel Arria 10 GX FPGA Development
Trousse. Si vous sélectionnez un kit de développement, l'appareil cible change pour correspondre à l'appareil sur la carte cible. Pour le kit de développement FPGA Intel Arria 10 GX, le périphérique par défaut est 10AX115S2F4I1SG. - Cliquez sur Générer Example Conception.
Compiler et tester la conception
Pour compiler et exécuter un test de démonstration sur le matériel example design, suivez ces étapes :
- Assurez-vous que le matériel exampla génération du design est terminée.
- Lancez le logiciel Intel Quartus Prime et ouvrez le .qpf file: /quartus/a10_hdmi2_demo.qpf
- Cliquez sur Traitement ➤ Démarrer la compilation.
- Après une compilation réussie, un .sof file est généré dans le quartus/ output_filerépertoire s.
- Connectez la carte fille Bitec HDMI 2.0 FMC Rev 11 au port FMC intégré B (J2).
- Connectez TX (P1) de la carte fille Bitec FMC à une source vidéo externe.
- Connectez RX (P2) de la carte fille Bitec FMC à un récepteur vidéo externe ou à un analyseur vidéo.
- Assurez-vous que tous les commutateurs de la carte de développement sont en position par défaut.
- Configurez le périphérique Intel Arria 10 sélectionné sur la carte de développement à l'aide du fichier .sof généré file (Outils ➤ Programmeur).
- L'analyseur doit afficher la vidéo générée à partir de la source. Compiler et tester la conception
Informations connexes
Guide de l'utilisateur du kit de développement Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP DesignExamples paramètres
Tableau 1. HDMI PHY Intel FPGA IP Design Example Paramètres pour Intel Arria 10
Appareils
Ces options sont disponibles uniquement pour les appareils Intel Arria 10.
| Paramètre | Valeur | Description |
| Modèle disponible Example | ||
| Sélectionnez le design | Retransmission Arria 10 HDMI RX-TX | Sélectionnez le design exampfichier à générer. |
| Ex de conceptionample Files | ||
| Simulation | Activé, désactivé | Activez cette option pour générer les files pour le banc de test de simulation. |
| Synthèse | Activé, désactivé | Activez cette option pour générer les files pour la compilation Intel Quartus Prime et la démonstration matérielle. |
| Format HDL généré | ||
| Générer File Format | Verilog, VHDL | Sélectionnez votre format HDL préféré pour la conception générée example fileensemble.
Note: Cette option détermine uniquement le format de l'adresse IP de niveau supérieur générée files. Tous les autres files (par exemple, examples bancs d'essai et top niveau files pour la démonstration matérielle) sont au format Verilog HDL. |
| Kit de développement cible | ||
| Sélectionnez le tableau | Pas de kit de développement, | Sélectionnez la planche pour le design ciblé example. |
| Kit de développement FPGA Arria 10 GX,
Kit de développement personnalisé |
|
|
|
||
| Dispositif cible | ||
| Changer l'appareil cible | Activé, désactivé | Activez cette option et sélectionnez la variante d'appareil préférée pour le kit de développement. |
Conception HDMI 2.0 PHY Example
La conception HDMI PHY Intel FPGA IP exampLe fichier illustre un bouclage parallèle d'instance HDMI comprenant trois canaux RX et quatre canaux TX, fonctionnant à des débits de données allant jusqu'à 6 Gbps.
La conception HDMI PHY Intel FPGA IP générée example est le même que le design exampfichier généré dans le cœur IP HDMI Intel FPGA. Cependant, cette conception exampLe fichier utilise le nouvel arbitre TX PHY, RX PHY et PHY au lieu du RTL personnalisé dans la conception du cœur IP HDMI Intel FPGA example.
Figure 3. Conception HDMI 2.0 PHY Example
| Module | Description |
| RX PHY | Le RX PHY récupère les données série HDMI et les envoie au cœur HDMI RX au format parallèle sur les domaines d'horloge récupérés (rx_clk[2:0]). Les données sont décodées en vidéo |
| Module | Description |
| données à sortir via la vidéo AXI4-stream. Le RX PHY envoie également des signaux vid_clk et ls_clk au cœur HDMI RX via l'interface PHY. | |
| Noyau de transmission HDMI | Le noyau HDMI TX reçoit les données vidéo du flux AXI4 et les code en données parallèles au format HDMI. Le noyau HDMI TX envoie ces données au TX PHY. |
| Noyau de réception HDMI | L'IP reçoit les données série du RX PHY et effectue l'alignement des données, le désalignement des canaux, le décodage TMDS, le décodage des données auxiliaires, le décodage des données vidéo, le décodage des données audio et le désembrouillage. |
| TX PHY | Reçoit et sérialise les données parallèles du noyau HDMI TX et produit des flux HDMI TMDS. Le TX PHY produit tx_clk pour le cœur HDMI TX. Le TX PHY génère également vid_clk et ls_clk et envoie ces signaux au cœur HDMI TX via l'interface PHY. |
| IOPLL | Génère une horloge de flux série AXI de 300 MHz pour l'interface de flux AXI4. |
| Maître I2C | Pour configurer les différents composants du PCB. |
Configuration matérielle et logicielle requise
Intel utilise le matériel et les logiciels suivants pour tester la conception example.
Matériel
- Kit de développement FPGA Intel Arria 10 GX
- Source HDMI (processeur graphique (GPU)
- Évier HDMI (Moniteur)
- Carte fille Bitec HDMI FMC 2.0 (Révision 11)
- Câbles HDMI
Logiciel
- Intel Quartus Prime Pro Edition (pour les tests matériels)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (Verilog HDL uniquement)/VCS MX ou Xcelium* Simulateur parallèle
Structure du répertoire
Les répertoires contiennent les fichiers générés file pour la conception HDMI Intel FPGA IP example.
Figure 4. Structure des répertoires pour Design Example
Flux de séquence de reconfiguration
Figure 5. Flux de séquence de reconfiguration multi-débits
La figure illustre le flux de séquence de reconfiguration multi-débit du contrôleur lorsqu'il reçoit le flux de données d'entrée et la fréquence d'horloge de référence, ou lorsque l'émetteur-récepteur est déverrouillé.
Signaux d'interface
Les tableaux répertorient les signaux pour la conception HDMI PHY Intel FPGA IP example.
Tableau 3. Signaux de niveau supérieur
| Signal | Direction | Largeur | Description |
| Signal d'oscillateur embarqué | |||
| clk_fpga_b3_p | Saisir | 1 | Horloge de fonctionnement libre de 100 MHz pour l'horloge de référence de base |
| refclk_fmcb_p | Saisir | 1 | Horloge de référence à fréquence fixe pour l'étalonnage de mise sous tension de l'émetteur-récepteur. Il est de 625 MHz par défaut mais peut être de n'importe quelle fréquence |
| Boutons-poussoirs et voyants utilisateur | |||
| cpu_resetn | Saisir | 1 | Réinitialisation globale |
| utilisateur_led_g | Sortir | 2 | Affichage LED vert |
| Broches de la carte fille HDMI FMC sur le port FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Saisir | 1 | Horloge HDMI RX TMDS |
| fmcb_dp_m2c_p | Saisir | 3 | Canaux de données HDMI RX rouge, vert et bleu
• Carte fille Bitec révision 11 — [0] : RX TMDS Canal 1 (Vert) — [1] : RX TMDS Canal 2 (Rouge) — [2] : RX TMDS Canal 0 (Bleu) |
| fmcb_dp_c2m_p | Sortir | 4 | Horloge HDMI TX, canaux de données rouge, vert et bleu
• Carte fille Bitec révision 11 — [0] : TX TMDS Canal 2 (Rouge) — [1] : TX TMDS Canal 1 (Vert) — [2] : Canal TX TMDS 0 (Bleu) — [3] : Canal d'horloge TMDS TX |
| fmcb_la_rx_p_9 | Saisir | 1 | Détection de puissance HDMI RX + 5V |
| fmcb_la_rx_p_8 | Saisir | 1 | Détection de prise à chaud HDMI RX |
| fmcb_la_rx_n_8 | Saisir | 1 | HDMI RX I2C SDA pour DDC et SCDC |
| fmcb_la_tx_p_10 | Saisir | 1 | HDMI RX I2C SCL pour DDC et SCDC |
| fmcb_la_tx_p_12 | Saisir | 1 | Détection de prise à chaud HDMI TX |
| fmcb_la_tx_n_12 | Saisir | 1 | HDMI I2C SDA pour DDC et SCDC |
| fmcb_la_rx_p_10 | Saisir | 1 | HDMI I2C SCL pour DDC et SCDC |
| fmcb_la_tx_p_11 | Saisir | 1 | HDMI I2C SDA pour le contrôle du redriver |
| fmcb_la_rx_n_9 | Saisir | 1 | HDMI I2C SCL pour le contrôle du redriver |
Schéma de pointage
Voici le schéma de synchronisation de la conception HDMI PHY Intel FPGA IP example:
- clk_fpga_b3_p est une horloge à fréquence fixe de 100 MHz pour exécuter le processeur NIOS et les fonctions de contrôle. Si la fréquence fournie est correcte, le user_led_g[1] bascule toutes les secondes.
- refclk_fmcb_p est une horloge de référence à fréquence fixe pour l'étalonnage à la mise sous tension des émetteurs-récepteurs. Il est de 625 MHz par défaut mais peut être de n'importe quelle fréquence.
- fmcb_gbtclk_m2c_p_0 est l'horloge TMDS pour HDMI RX. Cette horloge est également utilisée pour piloter les émetteurs-récepteurs HDMI TX. Si la fréquence fournie est de 148.5 MHz, user_led_g[0] bascule toutes les secondes.
Configuration matérielle
La conception HDMI PHY Intel FPGA IP example est compatible HDMI 2.0b et effectue une démonstration en boucle pour un flux vidéo HDMI standard.
Pour exécuter le test matériel, connectez un appareil compatible HDMI, tel qu'une carte graphique avec interface HDMI, au connecteur HDMI RX de la carte fille Bitec HDMI 2.0, qui achemine les données vers le bloc émetteur-récepteur RX et HDMI RX.
- Le récepteur HDMI décode le port en un flux vidéo standard et l'envoie au noyau de récupération d'horloge.
- Le cœur HDMI RX décode les données vidéo, auxiliaires et audio à reboucler via l'interface de flux AXI4 vers le cœur HDMI TX.
- Le port source HDMI de la carte fille FMC transmet l'image à un moniteur.
- Appuyez une fois sur le bouton cpu_resetn pour effectuer la réinitialisation du système.
Note: Si vous souhaitez utiliser une autre carte de développement Intel FPGA, vous devez modifier les affectations des périphériques et les affectations des broches. Le réglage analogique de l'émetteur-récepteur est testé pour le kit de développement Intel Arria 10 FPGA et la carte fille Bitec HDMI 2.0. Vous pouvez modifier les paramètres de votre propre carte.
Documenter l'historique des révisions pour le HDMI PHY Intel
Conception IP FPGA Example Guide de l'utilisateur
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
| 2022.07.20 | 22.2 | 1.0.0 | Version initiale. |
Documents / Ressources
 |
intel HDMI PHY FPGA IP Conception Example [pdf] Guide de l'utilisateur HDMI PHY FPGA IP Conception Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP DesignExample, IP DesignExample, 732781 |
