Intel HDMI PHY FPGA IP Design ExampРуководство пользователя
HDMI PHY Design Example Краткое руководство для устройств Intel® Arria® 10
Дизайн HDMI PHY Intel® FPGA IP exampФайл для устройств Intel Arria® 10 имеет конструкцию ретрансляции HDMI 2.0 RX-TX, которая поддерживает компиляцию и тестирование оборудования.
Когда вы создаете пример дизайнаample, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне.
Рисунок 1. Этапы разработки
Сопутствующая информация
HDMI PHY Intel FPGA IP Руководство пользователя
Генерация дизайна
Используйте редактор IP-параметров HDMI PHY Intel FPGA в программном обеспечении Intel Quartus® Prime для создания проекта exampлес.
Рисунок 2. Генерация процесса проектирования
- Создайте проект, ориентированный на семейство устройств Intel Arria 10, и выберите нужное устройство.
- В каталоге IP найдите и дважды щелкните Интерфейсные протоколы ➤ Аудио и видео ➤ HDMI TX PHY Intel FPGA IP (или HDMI RX PHY Intel FPGA IP). Появится окно Новый вариант IP или Новый вариант IP.
- Укажите имя верхнего уровня для своего индивидуального варианта IP. Редактор параметров сохраняет настройки вариантов IP в file с именем .ip или .qsys.
- Нажмите «ОК». Появится редактор параметров.
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками Intel.
Корпорация или ее дочерние компании. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
Другие названия и бренды могут быть заявлены как собственность других лиц. - О дизайне ExampНа вкладке выберите Arria 10 HDMI RX-TX Retransmit.
- Выберите «Симуляция», чтобы сгенерировать испытательный стенд, и выберите «Синтез», чтобы сгенерировать проект аппаратного обеспечения, например.ampле.
Вы должны выбрать хотя бы одну из этих опций, чтобы сгенерировать дизайн example files.
Если вы выберете оба, время генерации увеличится. - Для создания File Формат, выберите Verilog или VHDL.
- Для Target Development Kit выберите Intel Arria 10 GX FPGA Development.
Набор. Если вы выберете комплект разработки, целевое устройство изменится в соответствии с устройством на целевой плате. Для комплекта разработки Intel Arria 10 GX FPGA устройством по умолчанию является 10AX115S2F4I1SG. - Нажмите «Создать пример».ampЛе Дизайн.
Компиляция и тестирование дизайна
Скомпилировать и запустить демонстрационный тест на оборудовании example дизайн, выполните следующие действия:
- Убедитесь, что аппаратное обеспечение exampГенерация дизайна завершена.
- Запустите программное обеспечение Intel Quartus Prime и откройте .qpf file: /quartus/a10_hdmi2_demo.qpf
- Щелкните «Обработка» ➤ «Начать компиляцию».
- После успешной компиляции .sof file генерируется в quartus/ output_fileкаталог с.
- Подключите дочернюю плату Bitec HDMI 2.0 FMC версии 11 к встроенному порту FMC B (J2).
- Подключите TX (P1) дочерней платы Bitec FMC к внешнему источнику видео.
- Подключите RX (P2) дочерней карты Bitec FMC к внешнему видеоприемнику или видеоанализатору.
- Убедитесь, что все переключатели на макетной плате находятся в положении по умолчанию.
- Настройте выбранное устройство Intel Arria 10 на макетной плате, используя сгенерированный .sof file (Инструменты ➤ Программатор).
- Анализатор должен отображать видео, сгенерированное из источника. Компиляция и тестирование дизайна
Сопутствующая информация
Руководство пользователя комплекта для разработки Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP Design Exampле Параметры
Табл. 1. HDMI PHY Intel FPGA IP Design Example Параметры для Intel Arria 10
Устройства
Эти параметры доступны только для устройств Intel Arria 10.
| Параметр | Ценить | Описание |
| Доступный дизайн Example | ||
| Выберите дизайн | Ретрансляция Arria 10 HDMI RX-TX | Выберите дизайн exampфайл, который нужно сгенерировать. |
| Дизайн Example Files | ||
| Моделирование | Вкл, выкл. | Включите эту опцию, чтобы сгенерировать необходимые files для стенда моделирования. |
| Синтез | Вкл, выкл. | Включите эту опцию, чтобы сгенерировать необходимые files для компиляции Intel Quartus Prime и демонстрации оборудования. |
| Сгенерированный формат HDL | ||
| Генерировать File Формат | Верилог, VHDL | Выберите предпочитаемый формат HDL для сгенерированного проекта example fileнабор.
Примечание: Этот параметр определяет только формат сгенерированного IP-адреса верхнего уровня. fileс. Все остальные fileс (например, эксample testbenchs и верхний уровень files для демонстрации оборудования) представлены в формате Verilog HDL. |
| Целевой набор для разработки | ||
| Выберите доску | Нет комплекта разработки, | Выберите плату для целевого дизайна exampле. |
| Комплект для разработки Arria 10 GX FPGA,
Пользовательский комплект разработки |
|
|
|
||
| Целевое устройство | ||
| Изменить целевое устройство | Вкл, выкл. | Включите этот параметр и выберите предпочтительный вариант устройства для комплекта разработки. |
HDMI 2.0 PHY Design Example
Дизайн HDMI PHY Intel FPGA IP example демонстрирует один параллельный шлейф экземпляра HDMI, включающий три канала RX и четыре канала TX, работающий со скоростью передачи данных до 6 Гбит/с.
Сгенерированный дизайн HDMI PHY Intel FPGA IP example такой же, как дизайн exampФайл, созданный в IP-ядре HDMI Intel FPGA. Тем не менее, эта конструкция example использует новый арбитр TX PHY, RX PHY и PHY вместо пользовательского RTL в дизайне IP-ядра HDMI Intel FPGA exampле.
Рисунок 3. HDMI 2.0 PHY Design Example
| Модуль | Описание |
| Физический уровень приема | RX PHY восстанавливает последовательные данные HDMI и отправляет их на ядро HDMI RX в параллельном формате в восстановленных доменах синхронизации (rx_clk[2:0]). Данные декодируются в видео |
| Модуль | Описание |
| данные для вывода через видеопоток AXI4. RX PHY также отправляет сигналы vid_clk и ls_clk на ядро HDMI RX через интерфейс PHY. | |
| Ядро передачи HDMI | Ядро HDMI TX принимает видеоданные в формате AXI4 и кодирует их в параллельные данные формата HDMI. Ядро HDMI TX отправляет эти данные на TX PHY. |
| Ядро приема HDMI | IP получает последовательные данные от RX PHY и выполняет выравнивание данных, выравнивание каналов, декодирование TMDS, декодирование вспомогательных данных, декодирование видеоданных, декодирование аудиоданных и дескремблирование. |
| Техас PHY | Получает и сериализует параллельные данные от ядра HDMI TX и выводит потоки HDMI TMDS. TX PHY производит tx_clk для ядра HDMI TX. TX PHY также генерирует vid_clk и ls_clk и отправляет эти сигналы на ядро HDMI TX через интерфейс PHY. |
| ИОППЛ | Генерирует тактовую частоту последовательного потока AXI 300 МГц для интерфейса потока AXI4. |
| Мастер I2C | Для настройки различных компонентов печатной платы. |
Требования к оборудованию и программному обеспечению
Корпорация Intel использует следующее аппаратное и программное обеспечение для тестирования конструкции exampле.
Аппаратное обеспечение
- Комплект для разработки Intel Arria 10 GX FPGA
- Источник HDMI (Графический процессор (GPU)
- Приемник HDMI (монитор)
- Дочерняя плата Bitec HDMI FMC 2.0 (версия 11)
- HDMI-кабели
Программное обеспечение
- Intel Quartus Prime Pro Edition (для тестирования оборудования)
- ModelSim* — Intel FPGA Edition, ModelSim — Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (только Verilog HDL)/VCS MX или Xcelium* Parallel симулятор
Структура каталогов
Каталоги содержат сгенерированные file для HDMI Intel FPGA IP дизайн exampле.
Рисунок 4. Структура каталогов для Design Example
Последовательность операций реконфигурации
Рисунок 5. Блок-схема последовательности многоскоростной реконфигурации
На рисунке показан поток последовательности многоскоростной реконфигурации контроллера, когда он получает входной поток данных и опорную тактовую частоту или когда приемопередатчик разблокирован.
Сигналы интерфейса
В таблицах перечислены сигналы для интерфейса HDMI PHY Intel FPGA IP exampле.
Таблица 3. Сигналы верхнего уровня
| Сигнал | Направление | Ширина | Описание |
| Сигнал бортового генератора | |||
| clk_fpga_b3_p | Вход | 1 | Свободная тактовая частота 100 МГц для опорной частоты ядра |
| refclk_fmcb_p | Вход | 1 | Эталонные часы с фиксированной частотой для калибровки трансивера при включении питания. По умолчанию это 625 МГц, но может быть любой частоты. |
| Пользовательские кнопки и светодиоды | |||
| cpu_resetn | Вход | 1 | Глобальный сброс |
| user_led_g | Выход | 2 | Зеленый светодиодный дисплей |
| Контакты дочерней платы HDMI FMC на порту B FMC | |||
| fmcb_gbtclk_m2c_p_0 | Вход | 1 | Часы HDMI RX TMDS |
| fmcb_dp_m2c_p | Вход | 3 | HDMI RX красный, зеленый и синий каналы данных
• Дочерняя карта Bitec версии 11 — [0]: RX TMDS, канал 1 (зеленый) — [1]: RX TMDS, канал 2 (красный) — [2]: RX TMDS, канал 0 (синий) |
| fmcb_dp_c2m_p | Выход | 4 | Синхронизация HDMI TX, красный, зеленый и синий каналы данных
• Дочерняя карта Bitec версии 11 — [0]: TX TMDS, канал 2 (красный) — [1]: TX TMDS, канал 1 (зеленый) — [2]: TX TMDS, канал 0 (синий) — [3]: TX TMDS Clock Channel |
| fmcb_la_rx_p_9 | Вход | 1 | Обнаружение питания HDMI RX +5V |
| fmcb_la_rx_p_8 | Вход | 1 | Обнаружение горячего подключения HDMI RX |
| fmcb_la_rx_n_8 | Вход | 1 | HDMI RX I2C SDA для DDC и SCDC |
| fmcb_la_tx_p_10 | Вход | 1 | HDMI RX I2C SCL для DDC и SCDC |
| fmcb_la_tx_p_12 | Вход | 1 | Обнаружение горячего подключения HDMI TX |
| fmcb_la_tx_n_12 | Вход | 1 | HDMI I2C SDA для DDC и SCDC |
| fmcb_la_rx_p_10 | Вход | 1 | HDMI I2C SCL для DDC и SCDC |
| fmcb_la_tx_p_11 | Вход | 1 | HDMI I2C SDA для управления редрайвером |
| fmcb_la_rx_n_9 | Вход | 1 | HDMI I2C SCL для управления повторным драйвером |
Схема синхронизации
Ниже приведена схема синхронизации HDMI PHY Intel FPGA IP ex.ampль:
- clk_fpga_b3_p — это часы с фиксированной частотой 100 МГц для запуска процессора NIOS и функций управления. Если предоставленная частота верна, user_led_g[1] переключается каждую секунду.
- refclk_fmcb_p — эталонный тактовый сигнал с фиксированной частотой для калибровки приемопередатчиков при включении питания. По умолчанию это 625 МГц, но может быть любой частоты.
- fmcb_gbtclk_m2c_p_0 — это часы TMDS для HDMI RX. Эти часы также используются для управления приемопередатчиками HDMI TX. Если предоставленная частота составляет 148.5 МГц, user_led_g[0] переключается каждую секунду.
Настройка оборудования
Дизайн HDMI PHY Intel FPGA IP example поддерживает HDMI 2.0b и выполняет циклическую демонстрацию для стандартного видеопотока HDMI.
Чтобы запустить аппаратный тест, подключите устройство с поддержкой HDMI, например графическую карту с интерфейсом HDMI, к разъему HDMI RX на дочерней плате Bitec HDMI 2.0, которая направляет данные на блок RX приемопередатчика и HDMI RX.
- Приемник HDMI декодирует порт в стандартный видеопоток и отправляет его в ядро восстановления тактовой частоты.
- Ядро HDMI RX декодирует видео, вспомогательные и аудиоданные для обратной передачи через интерфейс AXI4-stream на ядро HDMI TX.
- Порт источника HDMI дочерней карты FMC передает изображение на монитор.
- Нажмите кнопку cpu_resetn один раз, чтобы выполнить сброс системы.
Примечание: Если вы хотите использовать другую макетную плату Intel FPGA, вы должны изменить назначение устройств и назначение контактов. Аналоговые настройки приемопередатчика протестированы для комплекта разработки Intel Arria 10 FPGA и дочерней карты Bitec HDMI 2.0. Вы можете изменить настройки для своей доски.
История изменений документа для HDMI PHY Intel
FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2022.07.20 | 22.2 | 1.0.0 | Первоначальный выпуск. |
Документы/Ресурсы
 |
Intel HDMI PHY FPGA IP Design Example [pdf] Руководство пользователя HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Exampле, HDMI PHY IP Design Exampле, FPGA IP Design Exampле, IP Design Exampле, 732781 |
