интел ХДМИ ПХИ ФПГА ИП Десигн Екampле Корисничко упутство

ХДМИ ПХИ Десигн Екampле Водич за брзи почетак за Интел® Арриа® 10 уређаје

ХДМИ ПХИ Интел® ФПГА ИП дизајн прampле за Интел Арриа® 10 уређаје има ХДМИ 2.0 РКС-ТКС дизајн ретрансмитовања који подржава компилацију и тестирање хардвера.
Када генеришете дизајн прampле, уређивач параметара аутоматски креира fileНеопходан је за симулацију, компајлирање и тестирање дизајна у хардверу.

Слика 1. Кораци развоја

Повезане информације
ХДМИ ПХИ Интел ФПГА ИП Упутство за употребу

Генерисање дизајна

Користите ХДМИ ПХИ Интел ФПГА ИП уређивач параметара у софтверу Интел Куартус® Приме да бисте генерисали дизајн нпр.ampлес.

Слика 2. Генерисање тока пројектовања

1. Направите пројекат који циља Интел Арриа 10 породицу уређаја и изаберите жељени уређај.
2. У ИП каталогу пронађите и двапут кликните на Интерфаце Протоцолс ➤ Аудио & Видео ➤ ХДМИ ТКС ПХИ Интел ФПГА ИП (или ХДМИ РКС ПХИ Интел ФПГА ИП). Појављује се прозор Нова ИП варијанта или Нова варијанта ИП адресе.
3. Наведите назив највишег нивоа за своју прилагођену варијацију ИП адресе. Едитор параметара чува подешавања ИП варијације у а file под називом .ип или .ксис.
4. Кликните ОК. Појављује се уређивач параметара.
   Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци компаније Интел
   Корпорација или њене подружнице. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге.
   Друга имена и брендови могу се сматрати власништвом других.
5. На Десигн Екampна картици, изаберите Арриа 10 ХДМИ РКС-ТКС Ретрансмит.
6. Изаберите Симулатион да генеришете тестбенцх и изаберите Синтхесис да генеришете хардверски дизајн нпрampле.
   Морате да изаберете најмање једну од ових опција да бисте генерисали дизајн прample files.
   Ако изаберете оба, време генерисања је дуже.
7. Фор Генерате File Формат, изаберите Верилог или ВХДЛ.
8. За Таргет Девелопмент Кит, изаберите Интел Арриа 10 ГКС ФПГА Девелопмент
   Кит. Ако изаберете развојни комплет, циљни уређај се мења тако да одговара уређају на циљној плочи. За Интел Арриа 10 ГКС ФПГА развојни комплет, подразумевани уређај је 10АКС115С2Ф4И1СГ.
9. Кликните на Генериши прampле Десигн.

Састављање и тестирање дизајна

Да бисте компајлирали и покренули демонстрациони тест на хардверском прampза дизајн, пратите ове кораке:

1. Уверите се да хардвер нпрampгенерација дизајна је завршена.
2. Покрените софтвер Интел Куартус Приме и отворите .кпф file: /куартус/а10_хдми2_демо.кпф
3. Кликните Обрада ➤ Покрени компилацију.
4. Након успешне компилације, .соф file се генерише у куартус/ оутпут_fileс директоријум.
5. Повежите Битец ХДМИ 2.0 ФМЦ Даугхтер Цард Рев 11 на уграђени ФМЦ порт Б (Ј2).
6. Повежите ТКС (П1) Битец ФМЦ кћерке картице на екстерни видео извор.
7. Повежите РКС (П2) Битец ФМЦ кћерке картице на екстерни видео синк или видео анализатор.
8. Уверите се да су сви прекидачи на развојној плочи у подразумеваном положају.
9. Конфигуришите изабрани Интел Арриа 10 уређај на развојној плочи користећи генерисани .соф file (Алати ➤ Програматор).
10. Анализатор треба да прикаже видео генерисан из извора. Састављање и тестирање дизајна

Повезане информације
Упутство за употребу Интел Арриа 10 ФПГА развојног комплета

ХДМИ ПХИ Интел ФПГА ИП Десигн Екampле Параметерс

Табела 1. ХДМИ ПХИ Интел ФПГА ИП дизајн прampле Параметри за Интел Арриа 10
Уређаји

Ове опције су доступне само за Интел Арриа 10 уређаје.

Параметар	Валуе	Опис
Доступан дизајн прample
Изаберите Дизајн	Арриа 10 ХДМИ РКС-ТКС Ретрансмит	Изаберите дизајн нпрampле да се генерише.

Десигн Екample Files
Симулација	Укључено, искључено	Укључите ову опцију да бисте генерисали неопходне fileс за симулациони тестни сто.
Синтеза	Укључено, искључено	Укључите ову опцију да бисте генерисали неопходне fileс за Интел Куартус Приме компилацију и демонстрацију хардвера.

Генерисани ХДЛ формат
Генерате File Формат	Верилог, ВХДЛ	Изаберите жељени ХДЛ формат за генерисани дизајн нпрample fileсет. Напомена: Ова опција одређује само формат за генерисану ИП адресу највишег нивоа fileс. Сви остали fileс (нпр. нпрampле тестбенцхес и највиши ниво fileс за демонстрацију хардвера) су у Верилог ХДЛ формату.

Таргет Девелопмент Кит
Изаберите Боард	Без развојног комплета,	Изаберите плочу за циљани дизајн нпрampле.
	Арриа 10 ГКС ФПГА развојни комплет, Цустом Девелопмент Кит	Без комплета за развој: Ова опција искључује све хардверске аспекте за дизајн нпрampле. ИП језгро поставља све доделе пинова на виртуелне пинове. Арриа 10 ГКС ФПГА развојни комплет: Ова опција аутоматски бира циљни уређај пројекта који одговара уређају у овом развојном комплету. Можете променити циљни уређај користећи Промените циљни уређај параметар ако ваша ревизија плоче има другачију варијанту уређаја. ИП језгро поставља све доделе пинова у складу са развојним комплетом.
		Цустом Девелопмент Кит: Ова опција омогућава дизајн нпрampда се тестира на развојном комплету треће стране са Интел ФПГА. Можда ћете морати сами да подесите доделу иглица.

Циљни уређај
Промените циљни уређај	Укључено, искључено	Укључите ову опцију и изаберите жељену варијанту уређаја за развојни комплет.

ХДМИ 2.0 ПХИ Десигн Екample

ХДМИ ПХИ Интел ФПГА ИП дизајн прampле показује једну ХДМИ инстанцу паралелне петље која се састоји од три РКС канала и четири ТКС канала, који раде при брзинама података до 6 Гбпс.

Генерисани ХДМИ ПХИ Интел ФПГА ИП дизајн прampле је исто што и дизајн прampгенерисани у ХДМИ Интел ФПГА ИП језгру. Међутим, овај дизајн прampле користи нови ТКС ПХИ, РКС ПХИ и ПХИ арбитер уместо прилагођеног РТЛ-а у дизајну језгра ХДМИ Интел ФПГА ИП екampле.

Слика 3. ХДМИ 2.0 ПХИ дизајн прample

Модул	Опис
РКС ПХИ	РКС ПХИ обнавља серијске ХДМИ податке и шаље их у ХДМИ РКС језгро у паралелном формату на опорављеним доменима такта (рк_цлк[2:0]). Подаци се декодирају у видео запис

Модул	Опис
	подаци за излаз преко АКСИ4-стреам видеа. РКС ПХИ такође шаље вид_цлк и лс_цлк сигнале до ХДМИ РКС језгра преко ПХИ интерфејса.
ХДМИ ТКС Цоре	ХДМИ ТКС језгро прима АКСИ4-стреам видео податке и кодира их у паралелне податке ХДМИ формата. ХДМИ ТКС језгро шаље ове податке на ТКС ПХИ.
ХДМИ РКС Цоре	ИП прима серијске податке од РКС ПХИ и врши поравнавање података, уклањање канала, ТМДС декодирање, декодирање помоћних података, декодирање видео података, декодирање аудио података и декодирање.
ТКС ПХИ	Прима и серијализује паралелне податке из ХДМИ ТКС језгра и емитује ХДМИ ТМДС стримове. ТКС ПХИ производи тк_цлк за ХДМИ ТКС језгро. ТКС ПХИ такође генерише вид_цлк и лс_цлк и шаље ове сигнале у ХДМИ ТКС језгро преко ПХИ интерфејса.
ИОПЛЛ	Генерише 300 МХз АКСИ серијски ток такта за АКСИ4-стреам интерфејс.
И2Ц Мастер	За конфигурисање различитих ПЦБ компоненти.

Хардверски и софтверски захтеви

Интел користи следећи хардвер и софтвер за тестирање дизајна нпрampле.

Хардвер

• Интел Арриа 10 ГКС ФПГА развојни комплет
• ХДМИ извор (јединица графичког процесора (ГПУ)
• ХДМИ умиваоник (монитор)
• Битец ХДМИ ФМЦ 2.0 ћерка картица (ревизија 11)
• ХДМИ каблови

софтвер

• Интел Куартус Приме Про Едитион (за тестирање хардвера)
• МоделСим* – Интел ФПГА Едитион, МоделСим – Интел ФПГА Стартер Едитион, НЦСим,
  Ривиера-ПРО*, ВЦС* (само Верилог ХДЛ)/ВЦС МКС или Ксцелиум* паралелни симулатор

Структура именика

Директоријуми садрже генерисане file за ХДМИ Интел ФПГА ИП дизајн прampле.

Слика 4. Структура именика за дизајн прample

Ток редоследа реконфигурације

Слика 5. Ток секвенце реконфигурације са више брзина 

Слика илуструје ток секвенце реконфигурације са више брзина контролера када прими ток улазних података и референтну фреквенцију такта, или када је примопредајник откључан.

Интерфаце Сигналс

У табелама су наведени сигнали за ХДМИ ПХИ Интел ФПГА ИП дизајн екampле.

Табела 3. Сигнали највишег нивоа

Сигнал	Правац	Ширина	Опис
Сигнал осцилатора на плочи
цлк_фпга_б3_п	Инпут	1	100 МХз слободног радног такта за референтни такт језгра
рефцлк_фмцб_п	Инпут	1	Референтни сат фиксне брзине за калибрацију примопредајника при укључивању. Подразумевано је 625 МХз, али може бити било које фреквенције

Корисничка дугмад и ЛЕД диоде
цпу_ресетн	Инпут	1	Глобално ресетовање
усер_лед_г	Излаз	2	Зелени ЛЕД дисплеј

Пинови ХДМИ ФМЦ картице на ФМЦ порту Б
фмцб_гбтцлк_м2ц_п_0	Инпут	1	ХДМИ РКС ТМДС сат
фмцб_дп_м2ц_п	Инпут	3	ХДМИ РКС црвени, зелени и плави канали података • Битец ћерка картица ревизија 11 — [0]: РКС ТМДС канал 1 (зелено) — [1]: РКС ТМДС канал 2 (црвено) — [2]: РКС ТМДС канал 0 (плава)
фмцб_дп_ц2м_п	Излаз	4	ХДМИ ТКС сат, црвени, зелени и плави канали података • Битец ћерка картица ревизија 11 — [0]: ТКС ТМДС канал 2 (црвено) — [1]: ТКС ТМДС канал 1 (зелено) — [2]: ТКС ТМДС канал 0 (плава) — [3]: ТКС ТМДС Цлоцк Цханнел
фмцб_ла_рк_п_9	Инпут	1	ХДМИ РКС +5В детекција напајања
фмцб_ла_рк_п_8	Инпут	1	Откривање врућег прикључка ХДМИ РКС
фмцб_ла_рк_н_8	Инпут	1	ХДМИ РКС И2Ц СДА за ДДЦ и СЦДЦ
фмцб_ла_тк_п_10	Инпут	1	ХДМИ РКС И2Ц СЦЛ за ДДЦ и СЦДЦ
фмцб_ла_тк_п_12	Инпут	1	ХДМИ ТКС хот плуг детектује
фмцб_ла_тк_н_12	Инпут	1	ХДМИ И2Ц СДА за ДДЦ и СЦДЦ
фмцб_ла_рк_п_10	Инпут	1	ХДМИ И2Ц СЦЛ за ДДЦ и СЦДЦ
фмцб_ла_тк_п_11	Инпут	1	ХДМИ И2Ц СДА за редривер контролу
фмцб_ла_рк_н_9	Инпут	1	ХДМИ И2Ц СЦЛ за редривер контролу

Цлоцкинг Сцхеме

Следи шема такта ХДМИ ПХИ Интел ФПГА ИП дизајн екampле:

• цлк_фпга_б3_п је такт са фиксном брзином од 100 МХз за покретање НИОС процесора и контролних функција. Ако је испоручена фреквенција тачна, усер_лед_г[1] се пребацује сваке секунде.
• рефцлк_фмцб_п је референтни такт фиксне брзине за калибрацију примопредајника при укључивању. Подразумевано је 625 МХз, али може бити било које фреквенције.
• фмцб_гбтцлк_м2ц_п_0 је ТМДС сат за ХДМИ РКС. Овај сат се такође користи за управљање ХДМИ ТКС примопредајницима. Ако је испоручена фреквенција 148.5 МХз, усер_лед_г[0] се пребацује сваке секунде.

Подешавање хардвера

ХДМИ ПХИ Интел ФПГА ИП дизајн прampје способан за ХДМИ 2.0б и изводи демонстрацију петље за стандардни ХДМИ видео ток.

Да бисте покренули тест хардвера, повежите уређај који подржава ХДМИ, као што је графичка картица са ХДМИ интерфејсом, на ХДМИ РКС конектор на Битец ХДМИ 2.0 ћерки картици, који усмерава податке у блок РКС примопредајника и ХДМИ РКС.

1. ХДМИ судопер декодира порт у стандардни видео ток и шаље га у језгро за опоравак такта.
2. ХДМИ РКС језгро декодира видео, помоћне и аудио податке који се враћају преко АКСИ4-стреам интерфејса до ХДМИ ТКС језгра.
3. ХДМИ изворни порт ФМЦ ћерке картице преноси слику на монитор.
4. Притисните дугме цпу_ресетн једном да извршите ресетовање система.
   Напомена: Ако желите да користите другу Интел ФПГА развојну плочу, морате променити доделу уређаја и пинова. Аналогно подешавање примопредајника је тестирано за Интел Арриа 10 ФПГА развојни комплет и Битец ХДМИ 2.0 ћерку картицу. Можете да измените подешавања за сопствену таблу.

Историја ревизија документа за ХДМИ ПХИ Интел
ФПГА ИП Десигн Екampле Корисничко упутство

Верзија документа	Интел Куартус Приме верзија	ИП верзија	Промене
2022.07.20	22.2	1.0.0	Првобитно издање.

Документи / Ресурси

интел ХДМИ ПХИ ФПГА ИП Десигн Екample [пдф] Упутство за кориснике ХДМИ ПХИ ФПГА ИП Десигн Екampле, ХДМИ ПХИ, ФПГА ИП Десигн Екampле, ХДМИ ПХИ ИП Десигн Екampле, ФПГА ИП Десигн Екampле, ИП Десигн Екampле, 732781

Референце

• Упутство за употребу