intel HDMI PHY FPGA IP Design Egzample Gid itilizatè

HDMI PHY Design Egzample Gid Quick Start pou Aparèy Intel® Arria® 10

HDMI PHY Intel® FPGA IP konsepsyon eksample pou aparèy Intel Arria® 10 prezante yon konsepsyon retransmèt HDMI 2.0 RX-TX ki sipòte konpilasyon ak tès kenkayri.
Lè ou jenere yon konsepsyon example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.

Figi 1. Etap Devlopman

Enfòmasyon ki gen rapò
HDMI PHY Intel FPGA IP Itilizatè Gid

Jenere konsepsyon an

Sèvi ak HDMI PHY Intel FPGA IP paramèt editè nan lojisyèl Intel Quartus® Prime pou jenere konsepsyon ansyen anamples.

Figi 2. Jenere Design Flow la

1. Kreye yon pwojè ki vize fanmi aparèy Intel Arria 10 epi chwazi aparèy ou vle a.
2. Nan Katalòg IP a, lokalize epi klike sou Pwotokòl Entèfas ➤ Audio & Videyo ➤ HDMI TX PHY Intel FPGA IP (oswa HDMI RX PHY Intel FPGA IP). Fenèt New IP Variant oswa New IP Variant parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file yo te rele .ip oswa .qsys.
4. Klike sou OK. Editè paramèt la parèt.
   Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel
   Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
   Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.
5. Sou Design Example tab, chwazi Arria 10 HDMI RX-TX retransmèt.
6. Chwazi Simulation pou jenere ban tès la, epi chwazi sentèz pou jenere konsepsyon pyès ki nan konpitè ansyenample.
   Ou dwe chwazi omwen youn nan opsyon sa yo pou jenere konsepsyon ansyen anample files.
   Si w chwazi tou de, tan jenerasyon an pi long.
7. Pou Jenere File Fòma, chwazi Verilog oswa VHDL.
8. Pou Target Development Kit, chwazi Intel Arria 10 GX FPGA Development
   Twous. Si w chwazi yon twous devlopman, Lè sa a, aparèy la sib chanje pou matche ak aparèy la sou tablo sib la. Pou Intel Arria 10 GX FPGA Development Kit, aparèy default la se 10AX115S2F4I1SG.
9. Klike sou Jenere Example Design.

Konpile ak tès konsepsyon an

Pou konpile epi kouri yon tès demonstrasyon sou pyès ki nan konpitè ansyenample konsepsyon, swiv etap sa yo:

1. Asire kenkayri ansyenampjenerasyon konsepsyon an konplè.
2. Lanse lojisyèl Intel Quartus Prime epi louvri .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Klike sou Pwosesis ➤ Kòmanse Konpilasyon.
4. Apre konpilasyon siksè, yon .sof file se pwodwi nan quartus / pwodiksyon_fileanyè a.
5. Konekte Bitec HDMI 2.0 FMC Daughter Card Rev 11 nan pò FMC B (J2) sou tablo a.
6. Konekte TX (P1) kat pitit fi Bitec FMC a ak yon sous videyo ekstèn.
7. Konekte RX (P2) kat pitit fi Bitec FMC a nan yon koule videyo ekstèn oswa analizeur videyo.
8. Asire ke tout switch sou tablo devlopman yo nan pozisyon default.
9. Konfigure aparèy Intel Arria 10 chwazi a sou tablo devlopman lè l sèvi avèk .sof ki te pwodwi a file (Zouti ➤ Pwogramè).
10. Analizè a ta dwe montre videyo ki pwodui nan sous la. Konpile ak tès konsepsyon an

Enfòmasyon ki gen rapò
Intel Arria 10 FPGA Development Kit Gid itilizatè

HDMI PHY Intel FPGA IP Design Example Paramèt

Tablo 1. HDMI PHY Intel FPGA IP Design Egzampparamèt pou Intel Arria 10
Aparèy

Opsyon sa yo disponib pou aparèy Intel Arria 10 sèlman.

Paramèt	Valè	Deskripsyon
Disponib Design Example
Chwazi Design	Arria 10 HDMI RX-TX retransmèt	Chwazi konsepsyon an eksample yo dwe pwodwi.

Design Example Files
Simulation	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou simulation testbench la.
Sentèz	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou Intel Quartus Prime konpilasyon ak demonstrasyon pyès ki nan konpitè.

Jenere fòma HDL
Jenere File Fòma	Verilog, VHDL	Chwazi fòma HDL ou pi pito pou konsepsyon ki te pwodwi example filemete. Nòt: Opsyon sa a sèlman detèmine fòma pou IP nivo siperyè pwodwi a files. Tout lòt files (egzanpample testbenches ak nivo siperyè files pou demonstrasyon pyès ki nan konpitè) yo nan fòma Verilog HDL.

Twous Devlopman Sib
Chwazi Komisyon Konsèy la	Pa gen twous devlopman,	Chwazi tablo a pou konsepsyon vize example.
	Arria 10 GX FPGA Devlopman Twous, Twous Devlopman Custom	Pa gen Twous Devlopman: Opsyon sa a ekskli tout aspè pyès ki nan konpitè pou konsepsyon ansyen anample. Nwayo IP a mete tout devwa PIN nan broch vityèl. Arria 10 GX FPGA Development Kit: Opsyon sa a otomatikman chwazi aparèy sib pwojè a pou matche ak aparèy la sou twous devlopman sa a. Ou ka chanje aparèy la sib lè l sèvi avèk la Chanje Aparèy Sib paramèt si revizyon tablo ou a gen yon variant aparèy diferan. Nwayo IP a mete tout devwa PIN selon twous devlopman an.
		Twous Devlopman Custom: Opsyon sa a pèmèt konsepsyon an eksampyo dwe teste sou yon twous devlopman twazyèm pati ak yon Intel FPGA. Ou ka bezwen mete devwa pin yo poukont ou.

Sib Aparèy
Chanje Aparèy Sib	Sou, Off	Aktive opsyon sa a epi chwazi variant aparèy pi pito pou twous devlopman an.

HDMI 2.0 PHY Design Example

HDMI PHY Intel FPGA IP konsepsyon eksample demontre yon egzanp HDMI paralèl loopback ki gen ladan twa chanèl RX ak kat chanèl TX, opere nan pousantaj done jiska 6 Gbps.

Te pwodwi HDMI PHY Intel FPGA IP konsepsyon ansyenample se menm bagay la kòm konsepsyon ansyen anample pwodwi nan nwayo a HDMI Intel FPGA IP. Sepandan, konsepsyon sa a ansyenample sèvi ak nouvo abit TX PHY, RX PHY, ak PHY olye de RTL koutim nan konsepsyon debaz HDMI Intel FPGA IP ansyen.ample.

Figi 3. HDMI 2.0 PHY Design Egzample

Modil	Deskripsyon
RX PHY	RX PHY a refè done seri HDMI epi voye sa a nan nwayo HDMI RX a nan fòma paralèl sou domèn revèy yo (rx_clk[2:0]). Done yo dekode nan videyo

Modil	Deskripsyon
	done yo dwe pwodiksyon atravè videyo AXI4-stream. RX PHY tou voye siyal vid_clk ak ls_clk nan nwayo HDMI RX a atravè koòdone PHY la.
Nwayo HDMI TX	Nwayo HDMI TX a resevwa done videyo AXI4-kouran ak kode sa a nan fòma HDMI done paralèl. Nwayo HDMI TX la voye done sa yo nan TX PHY la.
Nwayo HDMI RX	IP a resevwa done seri soti nan RX PHY a epi li fè aliyman done, dekodaj chanèl, dekodaj TMDS, dekodaj done oksilyè, dekodaj done videyo, dekodaj done odyo, ak dekodaj.
TX PHY	Resevwa ak seri done paralèl ki soti nan nwayo HDMI TX la epi bay kouran HDMI TMDS. TX PHY pwodui tx_clk pou nwayo HDMI TX la. TX PHY a tou jenere vid_clk ak ls_clk epi voye siyal sa yo nan nwayo HDMI TX la atravè koòdone PHY la.
IOPLL	Jenere 300 MHz AXI seri revèy kouran pou koòdone AXI4-stream la.
I2C Mèt	Pou konfigirasyon divès konpozan PCB yo.

Kondisyon pyès ki nan konpitè ak lojisyèl

Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample.

Materyèl

• Intel Arria 10 GX FPGA Devlopman Twous
• Sous HDMI (Inite processeur grafik (GPU)
• HDMI koule (monitè)
• Kat pitit fi Bitec HDMI FMC 2.0 (Revizyon 11)
• HDMI câbles

Lojisyèl

• Intel Quartus Prime Pro Edition (pou tès pyès ki nan konpitè)
• ModelSim* – Intel FPGA edisyon, ModelSim – Intel FPGA edisyon pou kòmanse, NCSim,
  Riviera-PRO*, VCS* (Verilog HDL sèlman)/VCS MX, oswa Xcelium* Paralèl similatè

Estrikti Anyè

Anyè yo genyen pwodwi yo file pou HDMI Intel FPGA IP konsepsyon example.

Figi 4. Estrikti Anyè pou Design Example

Flow Sekans Rekonfigurasyon

Figi 5. Flux sekans rekonfigurasyon milti-pousantaj 

Figi a montre koule sekans rekonfigirasyon milti-pousantaj kontwolè a lè li resevwa kouran done antre ak frekans revèy referans, oswa lè transceiver la debloke.

Siyal koòdone

Tablo yo lis siyal yo pou HDMI PHY Intel FPGA IP konsepsyon ansyen anample.

Tablo 3. Siyal Top Nivo

Siyal	Direksyon	Lajè	Deskripsyon
On-board oscillator siyal
clk_fpga_b3_p	Antre	1	100 MHz gratis kouri revèy pou revèy referans debaz
refclk_fmcb_p	Antre	1	Revèy referans pousantaj fiks pou kalibrasyon pouvwa-up nan transceiver la. Li se 625 MHz pa default men li ka nan nenpòt frekans

Bouton pouse itilizatè ak LED
cpu_resetn	Antre	1	Reset mondyal
user_led_g	Sòti	2	Green ekspozisyon dirije

Pinch kat pitit fi HDMI FMC sou pò FMC B
fmcb_gbtclk_m2c_p_0	Antre	1	HDMI RX TMDS revèy
fmcb_dp_m2c_p	Antre	3	HDMI RX chanèl done wouj, vèt ak ble • Kat pitit fi Bitec revizyon 11 — [0]: RX TMDS Chèn 1 (vèt) — [1]: RX TMDS Chèn 2 (Wouj) — [2]: RX TMDS Chèn 0 (Ble)
fmcb_dp_c2m_p	Sòti	4	HDMI TX revèy, chanèl done wouj, vèt ak ble • Kat pitit fi Bitec revizyon 11 — [0]: TX TMDS Chèn 2 (Wouj) — [1]: TX TMDS Chèn 1 (vèt) — [2]: TX TMDS Chèn 0 (Ble) — [3]: TX TMDS Clock Channel
fmcb_la_rx_p_9	Antre	1	HDMI RX + 5V pouvwa detekte
fmcb_la_rx_p_8	Antre	1	HDMI RX ploge cho detekte
fmcb_la_rx_n_8	Antre	1	HDMI RX I2C SDA pou DDC ak SCDC
fmcb_la_tx_p_10	Antre	1	HDMI RX I2C SCL pou DDC ak SCDC
fmcb_la_tx_p_12	Antre	1	HDMI TX ploge cho detekte
fmcb_la_tx_n_12	Antre	1	HDMI I2C SDA pou DDC ak SCDC
fmcb_la_rx_p_10	Antre	1	HDMI I2C SCL pou DDC ak SCDC
fmcb_la_tx_p_11	Antre	1	HDMI I2C SDA pou kontwòl redriver
fmcb_la_rx_n_9	Antre	1	HDMI I2C SCL pou kontwòl redriver

Revèy Scheme

Sa ki anba la a se konplo a revèy nan konsepsyon HDMI PHY Intel FPGA IP ansyenample:

• clk_fpga_b3_p se yon revèy pousantaj fiks 100 MHz pou kouri processeur NIOS ak fonksyon kontwòl. Si frekans yo bay la kòrèk, user_led_g[1] la chanje pou chak segonn.
• refclk_fmcb_p se yon revèy referans pousantaj fiks pou kalibrasyon pouvwa-up nan transceivers yo. Li se 625 MHz pa default men li ka nan nenpòt frekans.
• fmcb_gbtclk_m2c_p_0 se revèy TMDS pou HDMI RX. Revèy sa a tou itilize pou kondwi HDMI TX transceiver yo. Si frekans apwovizyone a se 148.5 MHz, user_led_g[0] chanje pou chak segonn.

Enstalasyon Materyèl

HDMI PHY Intel FPGA IP konsepsyon eksample se HDMI 2.0b ki kapab epi li fè yon demonstrasyon loop-through pou yon kouran HDMI estanda videyo.

Pou kouri tès pyès ki nan konpitè, konekte yon aparèy HDMI ki pèmèt tankou yon kat grafik ak koòdone HDMI ak konektè HDMI RX sou kat pitit fi Bitec HDMI 2.0, ki mennen done yo nan blòk RX transceiver la ak HDMI RX.

1. Lavabo HDMI a dekode pò a nan yon kouran videyo estanda epi voye li nan nwayo rekiperasyon revèy la.
2. Nwayo HDMI RX a dekode done videyo, oksilyè, ak odyo yo dwe boukle tounen atravè koòdone AXI4-stream nan nwayo HDMI TX la.
3. Pò sous HDMI kat pitit fi FMC transmèt imaj la nan yon monitè.
4. Peze bouton cpu_resetn yon fwa pou fè reset sistèm lan.
   Nòt: Si ou vle sèvi ak yon lòt tablo devlopman Intel FPGA, ou dwe chanje devwa aparèy yo ak devwa PIN yo. Yo teste anviwònman analòg transceiver la pou twous devlopman Intel Arria 10 FPGA ak kat pitit fi Bitec HDMI 2.0. Ou ka modifye anviwònman yo pou pwòp tablo ou.

Istwa revizyon dokiman pou HDMI PHY Intel
FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2022.07.20	22.2	1.0.0	Premye lage.

Dokiman / Resous

intel HDMI PHY FPGA IP Design Egzample [pdfGid Itilizatè HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Egzample, FPGA IP Design Example, IP Design Example, 732781

Referans

• Manyèl itilizatè