Intel HDMI PHY FPGA IP Design Example Guía de usuario
Deseño PHY HDMI Example Guía de inicio rápido para dispositivos Intel® Arria® 10
O deseño IP HDMI PHY Intel® FPGA por exemploample para dispositivos Intel Arria® 10 presenta un deseño de retransmisión HDMI 2.0 RX-TX que admite compilación e probas de hardware.
Cando xeras un deseño example, o editor de parámetros crea automaticamente o fileé necesario para simular, compilar e probar o deseño en hardware.
Figura 1. Etapas de desenvolvemento
Información relacionada
Guía de usuario de HDMI PHY Intel FPGA IP
Xeración do deseño
Use o editor de parámetros IP HDMI PHY Intel FPGA no software Intel Quartus® Prime para xerar o deseño, por exemploamples.
Figura 2. Xeración do fluxo de deseño
- Crea un proxecto dirixido á familia de dispositivos Intel Arria 10 e selecciona o dispositivo desexado.
- No Catálogo IP, localice e prema dúas veces en Protocolos de interface ➤ Audio e vídeo ➤ HDMI TX PHY Intel FPGA IP (ou HDMI RX PHY Intel FPGA IP). Aparece a ventá Nova variante IP ou Nova variación IP.
- Especifique un nome de nivel superior para a súa variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file chamado .ip ou .qsys.
- Fai clic en Aceptar. Aparece o editor de parámetros.
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel
Corporación ou as súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
Outros nomes e marcas pódense reclamar como propiedade doutros. - Sobre o deseño Example, seleccione Arria 10 HDMI RX-TX Retransmit.
- Seleccione Simulación para xerar o banco de probas e seleccione Síntese para xerar o deseño de hardware, por exemploample.
Debes seleccionar polo menos unha destas opcións para xerar o deseño example files.
Se seleccionas ambos, o tempo de xeración é máis longo. - Para Xerar File Formatear, seleccione Verilog ou VHDL.
- Para Target Development Kit, seleccione Intel Arria 10 GX FPGA Development
Kit. Se seleccionas un kit de desenvolvemento, o dispositivo de destino cambiará para coincidir co dispositivo da placa de destino. Para o kit de desenvolvemento FPGA Intel Arria 10 GX, o dispositivo predeterminado é 10AX115S2F4I1SG. - Fai clic en Xerar Exampo Deseño.
Compilación e proba do deseño
Para compilar e executar unha proba de demostración no hardware exampo deseño, siga estes pasos:
- Asegúrese de hardware exampa xeración do deseño está completa.
- Inicie o software Intel Quartus Prime e abra o .qpf file: /quartus/a10_hdmi2_demo.qpf
- Fai clic en Procesamento ➤ Iniciar compilación.
- Despois da compilación exitosa, un .sof file xérase no quartus/output_filedirectorio s.
- Conecte Bitec HDMI 2.0 FMC Daughter Card Rev 11 ao porto FMC incorporado B (J2).
- Conecte TX (P1) da tarxeta filla Bitec FMC a unha fonte de vídeo externa.
- Conecte a RX (P2) da tarxeta filla Bitec FMC a un receptor de vídeo externo ou analizador de vídeo.
- Asegúrese de que todos os interruptores da placa de desenvolvemento estean na posición predeterminada.
- Configure o dispositivo Intel Arria 10 seleccionado na placa de desenvolvemento mediante o .sof xerado file (Ferramentas ➤ Programador).
- O analizador debería mostrar o vídeo xerado desde a fonte. Compilación e proba do deseño
Información relacionada
Guía de usuario do kit de desenvolvemento FPGA Intel Arria 10
HDMI PHY Intel FPGA IP Design Example Parámetros
Táboa 1. HDMI PHY Intel FPGA IP Deseño ExampParámetros para Intel Arria 10
Dispositivos
Estas opcións só están dispoñibles para dispositivos Intel Arria 10.
| Parámetro | Valor | Descrición |
| Deseño dispoñible Example | ||
| Seleccione Deseño | Retransmisión Arria 10 HDMI RX-TX | Seleccione o deseño example que se vai xerar. |
| Deseño Example Files | ||
| Simulación | Acendido apagado | Activa esta opción para xerar o necesario files para o banco de probas de simulación. |
| Síntese | Acendido apagado | Activa esta opción para xerar o necesario files para a compilación e demostración de hardware de Intel Quartus Prime. |
| Formato HDL xerado | ||
| Xerar File Formato | Verilog, VHDL | Selecciona o teu formato HDL preferido para o deseño xerado, por exemploample fileconxunto.
Nota: Esta opción só determina o formato para a IP de nivel superior xerada files. Todos os demais files (p. example bancos de proba e nivel superior files para demostración de hardware) están en formato Verilog HDL. |
| Kit de desenvolvemento de obxectivos | ||
| Seleccione Board | Sen kit de desenvolvemento, | Seleccione o taboleiro para o deseño dirixido, por exemploample. |
| Kit de desenvolvemento Arria 10 GX FPGA,
Kit de desenvolvemento personalizado |
|
|
|
||
| Dispositivo de destino | ||
| Cambiar o dispositivo de destino | Acendido apagado | Activa esta opción e selecciona a variante de dispositivo preferida para o kit de desenvolvemento. |
Deseño PHY HDMI 2.0 Example
O deseño IP HDMI PHY Intel FPGA example mostra un loopback paralelo de instancia HDMI que comprende tres canles RX e catro canles TX, que funcionan a velocidades de datos de ata 6 Gbps.
O deseño IP HDMI PHY Intel FPGA xerado por exemploample é o mesmo que o deseño example xerado no núcleo IP HDMI Intel FPGA. Non obstante, este deseño example usa o novo árbitro TX PHY, RX PHY e PHY en lugar de RTL personalizado no deseño de núcleo IP HDMI Intel FPGA example.
Figura 3. Deseño PHY HDMI 2.0 Example
| Módulo | Descrición |
| RX PHY | O RX PHY recupera datos HDMI en serie e envía isto ao núcleo HDMI RX en formato paralelo nos dominios de reloxo recuperados (rx_clk[2:0]). Os datos son decodificados en vídeo |
| Módulo | Descrición |
| datos que se emitirán a través de vídeo AXI4-stream. O RX PHY tamén envía sinais vid_clk e ls_clk ao núcleo HDMI RX a través da interface PHY. | |
| Núcleo HDMI TX | O núcleo HDMI TX recibe datos de vídeo de fluxo AXI4 e codifica estes en datos paralelos en formato HDMI. O núcleo HDMI TX envía estes datos ao TX PHY. |
| Núcleo HDMI RX | O IP recibe os datos en serie do RX PHY e realiza o aliñamento de datos, a descodificación de canles, a decodificación TMDS, a decodificación de datos auxiliares, a decodificación de datos de vídeo, a descodificación de datos de audio e a descodificación. |
| TX FÍSICA | Recibe e serializa os datos paralelos do núcleo HDMI TX e emite fluxos HDMI TMDS. O TX PHY produce tx_clk para o núcleo HDMI TX. O TX PHY tamén xera vid_clk e ls_clk e envía estes sinais ao núcleo HDMI TX a través da interface PHY. |
| IOPLL | Xera un reloxo de fluxo en serie AXI de 300 MHz para a interface de fluxo AXI4. |
| Mestre I2C | Para configurar os distintos compoñentes de PCB. |
Requisitos de hardware e software
Intel usa o seguinte hardware e software para probar o deseño, por exemploample.
Hardware
- Kit de desenvolvemento de FPGA Intel Arria 10 GX
- Fonte HDMI (unidade de procesador gráfico (GPU)
- Sink HDMI (monitor)
- Tarxeta filla Bitec HDMI FMC 2.0 (Revisión 11)
- cables HDMI
Software
- Intel Quartus Prime Pro Edition (para probas de hardware)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (só Verilog HDL)/VCS MX ou Xcelium* Simulador paralelo
Estrutura do directorio
Os directorios conteñen o xerado file para o deseño IP HDMI Intel FPGA example.
Figura 4. Estrutura do directorio para o deseño Example
Fluxo da secuencia de reconfiguración
Figura 5. Fluxo de secuencia de reconfiguración multitaxa
A figura ilustra o fluxo de secuencia de reconfiguración multitaxa do controlador cando recibe o fluxo de datos de entrada e a frecuencia do reloxo de referencia, ou cando o transceptor está desbloqueado.
Sinais de interface
As táboas enumeran os sinais para o deseño IP HDMI PHY Intel FPGA por exemploample.
Táboa 3. Sinais de nivel superior
| Sinal | Dirección | Anchura | Descrición |
| Sinal do oscilador a bordo | |||
| clk_fpga_b3_p | Entrada | 1 | Reloxo de funcionamento libre de 100 MHz para o reloxo de referencia principal |
| refclk_fmcb_p | Entrada | 1 | Reloxo de referencia de taxa fixa para a calibración de encendido do transceptor. É de 625 MHz por defecto pero pode ser de calquera frecuencia |
| Botóns e LEDs de usuario | |||
| cpu_resetn | Entrada | 1 | Restablecemento global |
| user_led_g | Saída | 2 | Pantalla LED verde |
| Pins da tarxeta filla HDMI FMC no porto FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Entrada | 1 | Reloxo HDMI RX TMDS |
| fmcb_dp_m2c_p | Entrada | 3 | Canales de datos HDMI RX vermello, verde e azuis
• Revisión 11 da tarxeta filla Bitec — [0]: RX TMDS Canal 1 (verde) — [1]: RX TMDS Canle 2 (vermello) — [2]: RX TMDS Canle 0 (azul) |
| fmcb_dp_c2m_p | Saída | 4 | Reloxo HDMI TX, canles de datos vermellas, verdes e azuis
• Revisión 11 da tarxeta filla Bitec — [0]: TX TMDS Canle 2 (vermello) — [1]: TX TMDS Canal 1 (verde) — [2]: TX TMDS Canle 0 (azul) — [3]: Canle de reloxo TX TMDS |
| fmcb_la_rx_p_9 | Entrada | 1 | Detección de potencia HDMI RX +5V |
| fmcb_la_rx_p_8 | Entrada | 1 | Detección de conexión en caliente HDMI RX |
| fmcb_la_rx_n_8 | Entrada | 1 | HDMI RX I2C SDA para DDC e SCDC |
| fmcb_la_tx_p_10 | Entrada | 1 | HDMI RX I2C SCL para DDC e SCDC |
| fmcb_la_tx_p_12 | Entrada | 1 | Detección de conexión en caliente HDMI TX |
| fmcb_la_tx_n_12 | Entrada | 1 | HDMI I2C SDA para DDC e SCDC |
| fmcb_la_rx_p_10 | Entrada | 1 | HDMI I2C SCL para DDC e SCDC |
| fmcb_la_tx_p_11 | Entrada | 1 | HDMI I2C SDA para control de redriver |
| fmcb_la_rx_n_9 | Entrada | 1 | HDMI I2C SCL para control de redriver |
Esquema de temporización
O seguinte é o esquema de reloxo do deseño IP HDMI PHY Intel FPGA por exemploampLe:
- clk_fpga_b3_p é un reloxo de velocidade fixa de 100 MHz para executar o procesador NIOS e as funcións de control. Se a frecuencia proporcionada é correcta, user_led_g[1] cambia por cada segundo.
- refclk_fmcb_p é un reloxo de referencia de taxa fixa para a calibración de encendido dos transceptores. É de 625 MHz por defecto pero pode ser de calquera frecuencia.
- fmcb_gbtclk_m2c_p_0 é o reloxo TMDS para HDMI RX. Este reloxo tamén se usa para controlar os transceptores HDMI TX. Se a frecuencia subministrada é de 148.5 MHz, user_led_g[0] alterna por cada segundo.
Configuración de hardware
O deseño IP HDMI PHY Intel FPGA example é compatible con HDMI 2.0b e realiza unha demostración en bucle para un fluxo de vídeo HDMI estándar.
Para executar a proba de hardware, conecte un dispositivo compatible con HDMI, como unha tarxeta gráfica con interface HDMI, ao conector HDMI RX da tarxeta filla Bitec HDMI 2.0, que envía os datos ao bloque RX do transceptor e ao HDMI RX.
- O receptor HDMI decodifica o porto nun fluxo de vídeo estándar e envíao ao núcleo de recuperación do reloxo.
- O núcleo HDMI RX decodifica os datos de vídeo, auxiliares e de audio para ser recollidos a través da interface de transmisión AXI4 ao núcleo HDMI TX.
- O porto de orixe HDMI da tarxeta filla FMC transmite a imaxe a un monitor.
- Preme o botón cpu_resetn unha vez para restablecer o sistema.
Nota: Se queres usar outra placa de desenvolvemento Intel FPGA, debes cambiar as asignacións do dispositivo e as asignacións de pin. A configuración analóxica do transceptor está probada para o kit de desenvolvemento Intel Arria 10 FPGA e a tarxeta filla Bitec HDMI 2.0. Podes modificar a configuración do teu propio taboleiro.
Historial de revisión de documentos para HDMI PHY Intel
Deseño IP FPGA Example Guía de usuario
| Versión do documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2022.07.20 | 22.2 | 1.0.0 | Lanzamento inicial. |
Documentos/Recursos
 |
Intel HDMI PHY FPGA IP Design Example [pdfGuía do usuario HDMI PHY FPGA IP Deseño Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Deseño Example, FPGA IP Design Example, IP Design Example, 732781 |
