intel HDMI PHY FPGA IP Design Example Hướng dẫn sử dụng

Thiết kế HDMI PHY Intel® FPGA IP cũampTập tin dành cho thiết bị Intel Arria® 10 có thiết kế truyền lại HDMI 2.0 RX-TX hỗ trợ quá trình biên dịch và kiểm tra phần cứng.
Khi bạn tạo một thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng.

Hình 1. Các bước phát triển

Thông tin liên quan
Hướng dẫn sử dụng HDMI PHY Intel FPGA IP

Tạo thiết kế

Sử dụng trình chỉnh sửa tham số HDMI PHY Intel FPGA IP trong phần mềm Intel Quartus® Prime để tạo thiết kế cũampđồng nghiệp.

Hình 2. Tạo quy trình thiết kế

Tạo dự án nhắm mục tiêu dòng thiết bị Intel Arria 10 và chọn thiết bị mong muốn.

Trong Danh mục IP, định vị và bấm đúp vào Giao thức giao diện ➤ Âm thanh & Video ➤ HDMI TX PHY Intel FPGA IP (hoặc HDMI RX PHY Intel FPGA IP). Cửa sổ Biến thể IP mới hoặc Biến thể IP mới xuất hiện.
Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu cài đặt biến thể IP trong file được đặt tên là .ip hoặc .qsys.

Bấm OK. Trình chỉnh sửa thông số xuất hiện.
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Intel
Tổng công ty hoặc các công ty con của nó. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
Những tên và thương hiệu khác có thể được coi là tài sản của người khác.
Trên thiết kế cũamptab le, chọn Truyền lại Arria 10 HDMI RX-TX.

Chọn Mô phỏng để tạo testbench và chọn Tổng hợp để tạo thiết kế phần cứng cũamplà.
Bạn phải chọn ít nhất một trong các tùy chọn này để tạo thiết kế cũample files.
Nếu bạn chọn cả hai, thời gian tạo sẽ lâu hơn.
để tạo File Định dạng, chọn Verilog hoặc VHDL.

Đối với Bộ công cụ phát triển mục tiêu, hãy chọn Phát triển FPGA Intel Arria 10 GX
Bộ dụng cụ. Nếu bạn chọn một bộ công cụ phát triển, thì thiết bị mục tiêu sẽ thay đổi để phù hợp với thiết bị trên bảng mục tiêu. Đối với Bộ phát triển FPGA Intel Arria 10 GX, thiết bị mặc định là 10AX115S2F4I1SG.
Nhấp vào Tạo Exampthiết kế.

Biên dịch và kiểm tra thiết kế

Để biên dịch và chạy thử nghiệm trình diễn trên phần cứng cũample thiết kế, hãy làm theo các bước sau:

Đảm bảo phần cứng cũampthế hệ thiết kế le đã hoàn thành.

Khởi chạy phần mềm Intel Quartus Prime và mở .qpf file: /quartus/a10_hdmi2_demo.qpf
Nhấp vào Đang xử lý ➤ Bắt đầu biên dịch.

Sau khi biên dịch thành công, một .sof file được tạo ra trong quartus/output_filethư mục s.
Kết nối Bitec HDMI 2.0 FMC Daughter Card Rev 11 với cổng FMC trên bo mạch B (J2).

Kết nối TX (P1) của card con Bitec FMC với nguồn video bên ngoài.
Kết nối RX (P2) của thẻ con Bitec FMC với bộ phân tích video hoặc bộ phân tích video bên ngoài.

Đảm bảo tất cả các công tắc trên bảng phát triển đều ở vị trí mặc định.
Định cấu hình thiết bị Intel Arria 10 đã chọn trên bảng phát triển bằng .sof đã tạo file (Công cụ ➤ Lập trình viên).

Máy phân tích sẽ hiển thị video được tạo từ nguồn. Biên dịch và thử nghiệm thiết kế

Thông tin liên quan
Hướng dẫn sử dụng bộ công cụ phát triển FPGA Intel Arria 10

HDMI PHY Intel FPGA IP Design Examptham số le

Bảng 1. HDMI PHY Intel FPGA IP Design Example Tham số cho Intel Arria 10
Thiết bị

Các tùy chọn này chỉ khả dụng cho các thiết bị Intel Arria 10.

Tham số	Giá trị	Sự miêu tả
Thiết kế sẵn cóample
Chọn thiết kế	Truyền lại Arria 10 HDMI RX-TX	Chọn thiết kế cũamptập tin được tạo ra.

Thiết kế Example Files
Mô phỏng	Bật, tắt	Bật tùy chọn này để tạo các dữ liệu cần thiết files cho testbench mô phỏng.
Tổng hợp	Bật, tắt	Bật tùy chọn này để tạo các dữ liệu cần thiết files để biên dịch Intel Quartus Prime và trình diễn phần cứng.

Định dạng HDL đã tạo
Phát ra File Định dạng	Verilog, VHDL	Chọn định dạng HDL ưa thích của bạn cho thiết kế cũ được tạoample filebộ. Ghi chú: Tùy chọn này chỉ xác định định dạng cho IP cấp cao nhất được tạo fileS. Tất cả khác files (ví dụ: cũample testbenches và cấp cao nhất files để trình diễn phần cứng) ở định dạng Verilog HDL.

Bộ phát triển mục tiêu
Chọn bảng	Không có bộ công cụ phát triển,	Chọn bảng cho thiết kế cũ được nhắm mục tiêuamplà.
	Bộ công cụ phát triển FPGA Arria 10 GX, Bộ công cụ phát triển tùy chỉnh	Không có Bộ công cụ phát triển: Tùy chọn này loại trừ tất cả các khía cạnh phần cứng cho thiết kế cũample. Lõi IP đặt tất cả các phép gán chân cho các chân ảo. Arria 10 GX FPGA Development Kit: Tùy chọn này tự động chọn thiết bị mục tiêu của dự án để phù hợp với thiết bị trên bộ công cụ phát triển này. Bạn có thể thay đổi thiết bị mục tiêu bằng cách sử dụng Thay đổi thiết bị mục tiêu tham số nếu bản sửa đổi bảng của bạn có một biến thể thiết bị khác. Lõi IP đặt tất cả các phép gán chân theo bộ công cụ phát triển.
		Bộ công cụ phát triển tùy chỉnh: Tùy chọn này cho phép thiết kế cũamptập tin sẽ được thử nghiệm trên bộ công cụ phát triển của bên thứ ba với Intel FPGA. Bạn có thể cần phải tự mình thiết lập các bài tập ghim.

Thiết bị mục tiêu
Thay đổi thiết bị mục tiêu	Bật, tắt	Bật tùy chọn này và chọn biến thể thiết bị ưa thích cho bộ công cụ phát triển.

Thiết kế HDMI 2.0 PHY cũample

Thiết kế HDMI PHY Intel FPGA IP cũamptập tin minh họa một vòng lặp song song đối tượng HDMI bao gồm ba kênh RX và bốn kênh TX, hoạt động ở tốc độ dữ liệu lên đến 6 Gbps.

Thiết kế cũ HDMI PHY Intel FPGA IP được tạoample giống như thiết kế cũamptập tin được tạo trong lõi HDMI Intel FPGA IP. Tuy nhiên, thiết kế này cũamptập tin sử dụng trọng tài TX PHY, RX PHY và PHY mới thay vì RTL tùy chỉnh trong thiết kế lõi HDMI Intel FPGA IP cũamplà.

Hình 3. HDMI 2.0 PHY Design Example

Mô-đun	Sự miêu tả
RX PHY	RX PHY khôi phục dữ liệu HDMI nối tiếp và gửi dữ liệu này đến lõi HDMI RX ở định dạng song song trên miền đồng hồ đã khôi phục (rx_clk[2:0]). Dữ liệu được giải mã thành video

Mô-đun	Sự miêu tả
	dữ liệu sẽ được xuất qua video luồng AXI4. RX PHY cũng gửi các tín hiệu vid_clk và ls_clk đến lõi HDMI RX thông qua giao diện PHY.
Lõi HDMI TX	Lõi HDMI TX nhận dữ liệu video luồng AXI4 và mã hóa dữ liệu này thành dữ liệu song song định dạng HDMI. Lõi HDMI TX gửi dữ liệu này đến TX PHY.
Lõi HDMI RX	IP nhận dữ liệu nối tiếp từ RX PHY và thực hiện căn chỉnh dữ liệu, chỉnh sửa kênh, giải mã TMDS, giải mã dữ liệu phụ trợ, giải mã dữ liệu video, giải mã dữ liệu âm thanh và giải mã xáo trộn.
TX PHY	Nhận và tuần tự hóa dữ liệu song song từ lõi HDMI TX và xuất các luồng HDMI TMDS. TX PHY tạo ra tx_clk cho lõi HDMI TX. TX PHY cũng tạo vid_clk và ls_clk và gửi các tín hiệu này đến lõi HDMI TX thông qua giao diện PHY.
IOPLL	Tạo đồng hồ luồng nối tiếp AXI 300 MHz cho giao diện luồng AXI4.
Thạc sĩ I2C	Để cấu hình các thành phần PCB khác nhau.

Yêu cầu về phần cứng và phần mềm

Intel sử dụng phần cứng và phần mềm sau để kiểm tra thiết kế cũamplà.

Phần cứng

Bộ phát triển FPGA Intel Arria 10 GX
Nguồn HDMI (Bộ xử lý đồ họa (GPU)
HDMI Sink (Màn hình)
Card con Bitec HDMI FMC 2.0 (Revision 11)
Cáp HDMI

Phần mềm

Phiên bản Intel Quartus Prime Pro (để thử nghiệm phần cứng)
ModelSim* – Phiên bản Intel FPGA, ModelSim – Phiên bản Intel FPGA Starter, NCSim,
Riviera-PRO*, VCS* (chỉ dành cho Verilog HDL)/VCS MX hoặc Xcelium* Trình giả lập song song

Cấu trúc thư mục

Các thư mục chứa các tập tin được tạo file cho thiết kế HDMI Intel FPGA IP cũamplà.

Hình 4. Cấu trúc thư mục cho Design Example

Luồng trình tự cấu hình lại

Hình 5. Luồng trình tự cấu hình lại nhiều tốc độ

Hình minh họa luồng trình tự cấu hình lại nhiều tốc độ của bộ điều khiển khi nó nhận được luồng dữ liệu đầu vào và tần số xung nhịp tham chiếu hoặc khi bộ thu phát được mở khóa.

Tín hiệu giao diện

Các bảng liệt kê các tín hiệu cho HDMI PHY Intel FPGA IP design examplà.

Bảng 3. Tín hiệu cấp cao nhất

Tín hiệu	Phương hướng	Chiều rộng	Sự miêu tả
On-board Dao Động Tín Hiệu
clk_fpga_b3_p	Đầu vào	1	Đồng hồ chạy tự do 100 MHz cho đồng hồ tham chiếu lõi
reflk_fmcb_p	Đầu vào	1	Đồng hồ tham chiếu tốc độ cố định để hiệu chỉnh nguồn của bộ thu phát. Nó là 625 MHz theo mặc định nhưng có thể ở bất kỳ tần số nào

Nút ấn và đèn LED của người dùng
cpu_resetn	Đầu vào	1	Đặt lại toàn cầu
user_led_g	Đầu ra	2	Màn hình LED xanh

Chân thẻ con gái HDMI FMC trên Cổng FMC B
fmcb_gbtclk_m2c_p_0	Đầu vào	1	Đồng hồ HDMI RX TMDS
fmcb_dp_m2c_p	Đầu vào	3	Các kênh dữ liệu màu đỏ, xanh lá cây và xanh dương HDMI RX • Thẻ con gái Bitec phiên bản 11 — [0]: RX TMDS Kênh 1 (Xanh lục) — [1]: RX TMDS Kênh 2 (Đỏ) — [2]: RX TMDS Kênh 0 (Xanh lam)
fmcb_dp_c2m_p	Đầu ra	4	Các kênh dữ liệu đồng hồ HDMI TX, đỏ, lục và lam • Thẻ con gái Bitec phiên bản 11 — [0]: TX TMDS Kênh 2 (Đỏ) — [1]: TX TMDS Kênh 1 (Xanh lục) — [2]: TX TMDS Kênh 0 (Xanh dương) — [3]: Kênh đồng hồ TX TMDS
fmcb_la_rx_p_9	Đầu vào	1	Phát hiện nguồn HDMI RX +5V
fmcb_la_rx_p_8	Đầu vào	1	Phát hiện đầu cắm nóng HDMI RX
fmcb_la_rx_n_8	Đầu vào	1	HDMI RX I2C SDA cho DDC và SCDC
fmcb_la_tx_p_10	Đầu vào	1	HDMI RX I2C SCL cho DDC và SCDC
fmcb_la_tx_p_12	Đầu vào	1	Phát hiện đầu cắm nóng HDMI TX
fmcb_la_tx_n_12	Đầu vào	1	HDMI I2C SDA cho DDC và SCDC
fmcb_la_rx_p_10	Đầu vào	1	HDMI I2C SCL cho DDC và SCDC
fmcb_la_tx_p_11	Đầu vào	1	HDMI I2C SDA để điều khiển trình điều khiển lại
fmcb_la_rx_n_9	Đầu vào	1	HDMI I2C SCL để điều khiển trình điều khiển lại

Sơ đồ bấm giờ

Sau đây là sơ đồ xung nhịp của thiết kế HDMI PHY Intel FPGA IP cũamplê:

clk_fpga_b3_p là đồng hồ tốc độ cố định 100 MHz để chạy bộ xử lý NIOS và các chức năng điều khiển. Nếu tần suất được cung cấp là chính xác, thì user_led_g[1] sẽ bật/tắt mỗi giây.

refclk_fmcb_p là đồng hồ tham chiếu tốc độ cố định để hiệu chỉnh nguồn của bộ thu phát. Nó là 625 MHz theo mặc định nhưng có thể ở bất kỳ tần số nào.
fmcb_gbtclk_m2c_p_0 là đồng hồ TMDS cho HDMI RX. Đồng hồ này cũng được sử dụng để điều khiển bộ thu phát HDMI TX. Nếu tần số được cung cấp là 148.5 MHz, user_led_g[0] sẽ bật/tắt mỗi giây.

Thiết lập phần cứng

Thiết kế HDMI PHY Intel FPGA IP cũampTập tin này có khả năng HDMI 2.0b và thực hiện trình diễn nối tiếp cho luồng video HDMI tiêu chuẩn.

Để chạy kiểm tra phần cứng, hãy kết nối thiết bị hỗ trợ HDMI, chẳng hạn như card đồ họa có giao diện HDMI với đầu nối HDMI RX trên thẻ con Bitec HDMI 2.0, định tuyến dữ liệu đến khối thu phát RX và HDMI RX.

Bộ chìm HDMI giải mã cổng thành luồng video tiêu chuẩn và gửi nó đến lõi khôi phục xung nhịp.
Lõi HDMI RX giải mã dữ liệu video, phụ trợ và âm thanh để được lặp lại qua giao diện luồng AXI4 tới lõi HDMI TX.

Cổng nguồn HDMI của thẻ phụ FMC truyền hình ảnh tới màn hình.
Nhấn nút cpu_resetn một lần để thực hiện thiết lập lại hệ thống.
Ghi chú: Nếu bạn muốn sử dụng một bo mạch phát triển Intel FPGA khác, bạn phải thay đổi cách gán thiết bị và cách gán chân. Cài đặt tương tự của bộ thu phát được thử nghiệm cho bộ công cụ phát triển FPGA Intel Arria 10 và thẻ phụ Bitec HDMI 2.0. Bạn có thể sửa đổi cài đặt cho bảng của riêng mình.

Lịch sử sửa đổi tài liệu cho HDMI PHY Intel
Thiết kế IP FPGA cũample Hướng dẫn sử dụng

Phiên bản tài liệu	Phiên bản Intel Quartus Prime	Phiên bản IP	Thay đổi
2022.07.20	22.2	1.0.0	Phiên bản phát hành đầu tiên.

Tài liệu / Tài nguyên

intel HDMI PHY FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng
Thiết kế IP HDMI PHY FPGA Examptập tin, HDMI PHY, FPGA IP Design Examptập tin HDMI PHY IP Design Examptập tin FPGA IP Design Example, Thiết kế IP Examplê, 732781

Tài liệu tham khảo

Hướng dẫn sử dụng

Thiết kế HDMI PHY cũample Hướng dẫn Bắt đầu Nhanh dành cho Thiết bị Intel® Arria® 10