Intel HDMI PHY FPGA IP Design Exampgyda Canllaw Defnyddiwr
Dylunio PHY HDMI Cynample Canllaw Cychwyn Cyflym ar gyfer Dyfeisiau Intel® Arria® 10
Mae dyluniad HDMI PHY Intel® FPGA IP exampMae le ar gyfer dyfeisiau Intel Arria® 10 yn cynnwys dyluniad ail-drosglwyddo HDMI 2.0 RX-TX sy'n cefnogi casglu a phrofi caledwedd.
Pan fyddwch chi'n cynhyrchu dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd.
Ffigur 1. Camau Datblygu
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr IP HDMI PHY Intel FPGA
Cynhyrchu'r Dyluniad
Defnyddiwch olygydd paramedr HDMI PHY Intel FPGA IP yn y meddalwedd Intel Quartus® Prime i gynhyrchu'r dyluniad cynamples.
Ffigur 2. Cynhyrchu'r Llif Dylunio
- Creu prosiect sy'n targedu teulu dyfais Intel Arria 10 a dewis y ddyfais a ddymunir.
- Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar Interface Protocols ➤ Sain a Fideo ➤ HDMI TX PHY Intel FPGA IP (neu HDMI RX PHY Intel FPGA IP). Mae'r ffenestr Amrywiad IP Newydd neu Amrywiad IP Newydd yn ymddangos.
- Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip or .qsys.
- Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel
Gorfforaeth neu ei his-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
Gellir hawlio enwau a brandiau eraill fel eiddo eraill. - Ar y Dyluniad Exampgyda tab, dewiswch Arria 10 HDMI RX-TX Retransmit.
- Dewiswch Efelychu i gynhyrchu'r fainc brawf, a dewiswch Synthesis i gynhyrchu'r dyluniad caledwedd example.
Rhaid i chi ddewis o leiaf un o'r opsiynau hyn i gynhyrchu'r dyluniad example files.
Os dewiswch y ddau, mae'r amser cynhyrchu yn hirach. - Ar gyfer Cynhyrchu File Fformat, dewiswch Verilog neu VHDL.
- Ar gyfer Pecyn Datblygu Targed, dewiswch Intel Arria 10 GX FPGA Development
Cit. Os dewiswch becyn datblygu, yna mae'r ddyfais darged yn newid i gyd-fynd â'r ddyfais ar y bwrdd targed. Ar gyfer Intel Arria 10 GX FPGA Development Kit, y ddyfais rhagosodedig yw 10AX115S2F4I1SG. - Cliciwch Generate Example Dylunio.
Llunio a Phrofi'r Dyluniad
I lunio a rhedeg prawf arddangos ar y caledwedd exampWrth ddylunio, dilynwch y camau hyn:
- Sicrhau caledwedd example dylunio cynhyrchu yn gyflawn.
- Lansio meddalwedd Intel Quartus Prime ac agor y .qpf file: /quartus/a10_hdmi2_demo.qpf
- Cliciwch Prosesu ➤ Dechrau Llunio.
- Ar ôl crynhoad llwyddiannus, a .sof file yn cael ei gynhyrchu yn y chwartws / allbwn_files cyfeiriadur.
- Cysylltwch Cerdyn Merch Bitec HDMI 2.0 FMC Rev 11 i'r porthladd FMC ar fwrdd B (J2).
- Cysylltwch TX (P1) o'r cerdyn merch Bitec FMC â ffynhonnell fideo allanol.
- Cysylltwch RX (P2) o'r cerdyn merch Bitec FMC â sinc fideo allanol neu ddadansoddwr fideo.
- Sicrhewch fod yr holl switshis ar y bwrdd datblygu yn y sefyllfa ddiofyn.
- Ffurfweddwch y ddyfais Intel Arria 10 a ddewiswyd ar y bwrdd datblygu gan ddefnyddio'r .sof a gynhyrchir file (Tools ➤ Rhaglennydd).
- Dylai'r dadansoddwr arddangos y fideo a gynhyrchir o'r ffynhonnell. Llunio a Phrofi'r Dyluniad
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Pecyn Datblygu Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP Design Example Paramedrau
Tabl 1. HDMI PHY Intel FPGA IP Design Example Paramedrau ar gyfer Intel Arria 10
Dyfeisiau
Mae'r opsiynau hyn ar gael ar gyfer dyfeisiau Intel Arria 10 yn unig.
| Paramedr | Gwerth | Disgrifiad |
| Dyluniad sydd ar gael Example | ||
| Dewiswch Dylunio | Arria 10 HDMI RX-TX Ail-drosglwyddo | Dewiswch y dyluniad example i'w gynhyrchu. |
| Dylunio Cynample Files | ||
| Efelychiad | Ymlaen, i ffwrdd | Trowch yr opsiwn hwn ymlaen i gynhyrchu'r hyn sydd ei angen files ar gyfer y testbench efelychiad. |
| Synthesis | Ymlaen, i ffwrdd | Trowch yr opsiwn hwn ymlaen i gynhyrchu'r hyn sydd ei angen files ar gyfer llunio Intel Quartus Prime ac arddangos caledwedd. |
| Fformat HDL wedi'i Gynhyrchu | ||
| Cynhyrchu File Fformat | Verilog, VHDL | Dewiswch y fformat HDL sydd orau gennych ar gyfer y dyluniad a gynhyrchir cynample fileset.
Nodyn: Mae'r opsiwn hwn yn pennu'r fformat ar gyfer yr IP lefel uchaf a gynhyrchir yn unig files. Pob un arall files (ee, cynample testbenches a lefel uchaf files ar gyfer arddangos caledwedd) mewn fformat Verilog HDL. |
| Pecyn Datblygu Targed | ||
| Bwrdd Dethol | Dim Pecyn Datblygu, | Dewiswch y bwrdd ar gyfer y dyluniad wedi'i dargedu example. |
| Pecyn Datblygu FPGA Arria 10 GX,
Pecyn Datblygu Personol |
|
|
|
||
| Dyfais Targed | ||
| Newid Dyfais Targed | Ymlaen, i ffwrdd | Trowch yr opsiwn hwn ymlaen a dewiswch yr amrywiad dyfais a ffefrir ar gyfer y pecyn datblygu. |
HDMI 2.0 PHY Design Example
Mae dyluniad HDMI PHY Intel FPGA IP cynampMae le yn dangos un ddolen gyfochrog HDMI sy'n cynnwys tair sianel RX a phedair sianel TX, yn gweithredu ar gyfraddau data hyd at 6 Gbps.
Mae'r dyluniad HDMI PHY Intel FPGA IP cynample yr un fath â'r dyluniad example a gynhyrchir yn y craidd HDMI Intel FPGA IP. Fodd bynnag, mae hyn yn dylunio exampMae le yn defnyddio'r cyflafareddwr TX PHY, RX PHY, a PHY newydd yn lle RTL arferol yn nyluniad craidd IP Intel FPGA HDMI cynample.
Ffigur 3. HDMI 2.0 PHY Design Example
| Modiwl | Disgrifiad |
| RX PHY | Mae'r RX PHY yn adennill data HDMI cyfresol ac yn ei anfon i'r craidd HDMI RX mewn fformat cyfochrog ar y parthau cloc a adferwyd (rx_clk[2:0]). Mae'r data yn cael ei ddadgodio i mewn i fideo |
| Modiwl | Disgrifiad |
| data i'w allbwn trwy fideo ffrwd AXI4. Mae'r RX PHY hefyd yn anfon signalau vid_clk a ls_clk i'r craidd HDMI RX trwy'r rhyngwyneb PHY. | |
| Craidd HDMI TX | Mae craidd HDMI TX yn derbyn data fideo ffrwd AXI4 ac yn amgodio hyn i ddata cyfochrog fformat HDMI. Mae craidd HDMI TX yn anfon y data hwn i'r TX PHY. |
| Craidd HDMI RX | Mae'r IP yn derbyn y data cyfresol o'r RX PHY ac yn perfformio aliniad data, desg sianel, datgodio TMDS, datgodio data ategol, datgodio data fideo, datgodio data sain, a dadsgripio. |
| TX PHY | Yn derbyn ac yn cyfresoli'r data cyfochrog o graidd HDMI TX ac yn allbynnu ffrydiau HDMI TMDS. Mae'r TX PHY yn cynhyrchu tx_clk ar gyfer craidd HDMI TX. Mae'r TX PHY hefyd yn cynhyrchu vid_clk a ls_clk ac yn anfon y signalau hyn i'r craidd HDMI TX trwy'r rhyngwyneb PHY. |
| IOPLL | Yn cynhyrchu cloc llif cyfresol AXI 300 MHz ar gyfer y rhyngwyneb ffrwd AXI4. |
| I2C Meistr | I ffurfweddu'r gwahanol gydrannau PCB. |
Gofynion Caledwedd a Meddalwedd
Mae Intel yn defnyddio'r caledwedd a'r meddalwedd canlynol i brofi'r dyluniad example.
Caledwedd
- Pecyn Datblygu FPGA Intel Arria 10 GX
- Ffynhonnell HDMI (Uned Prosesydd Graffeg (GPU)
- Sinc HDMI (Monitro)
- Cerdyn merch Bitec HDMI FMC 2.0 (Adolygiad 11)
- Ceblau HDMI
Meddalwedd
- Intel Quartus Prime Pro Edition (ar gyfer profi caledwedd)
- ModelSim * - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (Verilog HDL yn unig)/VCS MX, neu efelychydd cyfochrog Xcelium*
Strwythur Cyfeiriadur
Mae'r cyfeiriaduron yn cynnwys y rhai a gynhyrchwyd file ar gyfer dyluniad HDMI Intel FPGA IP cynample.
Ffigur 4. Strwythur Cyfeiriadur ar gyfer y Dyluniad Example
Llif Dilyniant Ailgyflunio
Ffigur 5. Llif Dilyniant Ailgyflunio Aml-gyfradd
Mae'r ffigur yn dangos llif dilyniant ailgyflunio aml-gyfradd y rheolydd pan fydd yn derbyn llif data mewnbwn ac amlder cloc cyfeirio, neu pan fydd y transceiver wedi'i ddatgloi.
Arwyddion Rhyngwyneb
Mae'r tablau'n rhestru'r signalau ar gyfer dyluniad HDMI PHY Intel FPGA IP example.
Tabl 3. Arwyddion Lefel Uchaf
| Arwydd | Cyfeiriad | Lled | Disgrifiad |
| Signal Oscillator ar fwrdd | |||
| clk_fpga_b3_p | Mewnbwn | 1 | Cloc rhedeg am ddim 100 MHz ar gyfer cloc cyfeirio craidd |
| refclk_fmcb_p | Mewnbwn | 1 | Cloc cyfeirnod cyfradd sefydlog ar gyfer graddnodi pŵer i fyny'r trosglwyddydd. Mae'n 625 MHz yn ddiofyn ond gall fod o unrhyw amlder |
| Botymau Gwthio Defnyddiwr a LEDs | |||
| cpu_resetn | Mewnbwn | 1 | Ailosod byd-eang |
| defnyddiwr_led_g | Allbwn | 2 | Arddangosfa LED gwyrdd |
| Pinnau Cerdyn Merch HDMI FMC ar Borthladd FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Mewnbwn | 1 | Cloc HDMI RX TMDS |
| fmcb_dp_m2c_p | Mewnbwn | 3 | Sianeli data coch, gwyrdd a glas HDMI RX
• Diwygiad cerdyn merch Bitec 11 — [0]: RX TMDS Sianel 1 (Gwyrdd) — [1]: RX TMDS Sianel 2 (Coch) — [2]: RX TMDS Sianel 0 (Glas) |
| fmcb_dp_c2m_p | Allbwn | 4 | Cloc HDMI TX, sianeli data coch, gwyrdd a glas
• Diwygiad cerdyn merch Bitec 11 — [0]: TX TMDS Sianel 2 (Coch) — [1]: TX TMDS Sianel 1 (Gwyrdd) — [2]: TX TMDS Sianel 0 (Glas) — [3]: Sianel Cloc TX TMDS |
| fmcb_la_rx_p_9 | Mewnbwn | 1 | Canfod pŵer HDMI RX + 5V |
| fmcb_la_rx_p_8 | Mewnbwn | 1 | HDMI RX canfod plwg poeth |
| fmcb_la_rx_n_8 | Mewnbwn | 1 | HDMI RX I2C SDA ar gyfer DDC a SCDC |
| fmcb_la_tx_p_10 | Mewnbwn | 1 | HDMI RX I2C SCL ar gyfer DDC a SCDC |
| fmcb_la_tx_p_12 | Mewnbwn | 1 | HDMI TX canfod plwg poeth |
| fmcb_la_tx_n_12 | Mewnbwn | 1 | HDMI I2C SDA ar gyfer DDC a SCDC |
| fmcb_la_rx_p_10 | Mewnbwn | 1 | HDMI I2C SCL ar gyfer DDC a SCDC |
| fmcb_la_tx_p_11 | Mewnbwn | 1 | HDMI I2C SDA ar gyfer rheoli redriver |
| fmcb_la_rx_n_9 | Mewnbwn | 1 | HDMI I2C SCL ar gyfer rheoli redriver |
Cynllun Clocio
Y canlynol yw cynllun clocio dyluniad HDMI PHY Intel FPGA IP example:
- Mae clk_fpga_b3_p yn gloc cyfradd sefydlog 100 MHz ar gyfer rhedeg swyddogaethau prosesydd a rheoli NIOS. Os yw'r amledd a gyflenwir yn gywir, mae'r user_led_g[1] yn toglo am bob eiliad.
- cloc cyfeirio cyfradd sefydlog yw refclk_fmcb_p ar gyfer graddnodi pŵer i fyny'r trosglwyddyddion. Mae'n 625 MHz yn ddiofyn ond gall fod o unrhyw amlder.
- fmcb_gbtclk_m2c_p_0 yw'r cloc TMDS ar gyfer HDMI RX. Defnyddir y cloc hwn hefyd i yrru'r trosglwyddyddion HDMI TX. Os yw'r amledd a gyflenwir yn 148.5 MHz, mae'r user_led_g[0] yn toglo am bob eiliad.
Gosod Caledwedd
Mae dyluniad HDMI PHY Intel FPGA IP cynampMae le yn gallu HDMI 2.0b ac yn perfformio arddangosiad dolen-drwodd ar gyfer ffrwd fideo HDMI safonol.
I redeg y prawf caledwedd, cysylltwch dyfais HDMI-alluogi megis cerdyn graffeg gyda rhyngwyneb HDMI i'r cysylltydd HDMI RX ar y cerdyn merch Bitec HDMI 2.0, sy'n cyfeirio'r data i'r bloc transceiver RX a HDMI RX.
- Mae'r sinc HDMI yn dadgodio'r porthladd i ffrwd fideo safonol ac yn ei anfon i'r craidd adfer cloc.
- Mae craidd HDMI RX yn dadgodio'r data fideo, ategol a sain i'w dolennu'n ôl trwy ryngwyneb ffrwd AXI4 i graidd HDMI TX.
- Mae porthladd ffynhonnell HDMI cerdyn merch FMC yn trosglwyddo'r ddelwedd i fonitor.
- Pwyswch y botwm cpu_resetn unwaith i berfformio ailosod system.
Nodyn: Os ydych chi am ddefnyddio bwrdd datblygu Intel FPGA arall, rhaid i chi newid yr aseiniadau dyfais a'r aseiniadau pin. Mae'r gosodiad analog transceiver yn cael ei brofi ar gyfer pecyn datblygu Intel Arria 10 FPGA a cherdyn merch Bitec HDMI 2.0. Gallwch addasu'r gosodiadau ar gyfer eich bwrdd eich hun.
Hanes Adolygu Dogfennau ar gyfer y Intel PHY HDMI
FPGA Dylunio IP Cynampgyda Canllaw Defnyddiwr
| Fersiwn y Ddogfen | Fersiwn Intel Quartus Prime | Fersiwn IP | Newidiadau |
| 2022.07.20 | 22.2 | 1.0.0 | Rhyddhad cychwynnol. |
Dogfennau / Adnoddau
 |
Intel HDMI PHY FPGA IP Design Example [pdfCanllaw Defnyddiwr HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, Dylunio IP Example, 732781 |
