ינטעל HDMI PHY FPGA IP דיזיין עקסampדער באַניצער גייד
HDMI PHY פּלאַן עקסampדי שנעל אָנהייב גייד פֿאַר Intel® Arria® 10 דעוויסעס
די HDMI PHY Intel® FPGA IP פּלאַן עקסample פֿאַר Intel Arria® 10 דעוויסעס פֿעיִקייטן אַ HDMI 2.0 RX-TX רעטראַנסמיט פּלאַן וואָס שטיצט זאַמלונג און ייַזנוואַרג טעסטינג.
ווען איר דזשענערייט אַ פּלאַן עקסample, דער פּאַראַמעטער רעדאַקטאָר אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן, צונויפנעמען און פּרובירן די פּלאַן אין ייַזנוואַרג.
פיגורע 1. אַנטוויקלונג סטעפּס
פֿאַרבונדענע אינפֿאָרמאַציע
HDMI PHY Intel FPGA IP באַניצער גייד
שאַפֿן די פּלאַן
ניצן די HDMI PHY Intel FPGA IP פּאַראַמעטער רעדאַקטאָר אין די Intel Quartus® Prime ווייכווארג צו דזשענערייט די פּלאַן עקסamples.
פיגורע 2. דזשענערייטינג די פּלאַן פלאָו
- שאַפֿן אַ פּרויעקט טאַרגאַטינג Intel Arria 10 מיטל משפּחה און סעלעקטירן דעם געוואלט מיטל.
- אין די IP קאַטאַלאָג, געפֿינען און טאָפּל-גיט צובינד פּראָטאָקאָלס ➤ אַודיאָ & ווידעא ➤ HDMI TX PHY Intel FPGA IP (אָדער HDMI RX PHY Intel FPGA IP). די New IP Variant אָדער New IP Variation פֿענצטער איז ארויס.
- ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין מנהג IP ווערייישאַן. דער פּאַראַמעטער רעדאַקטאָר סאַוועס די IP ווערייישאַן סעטטינגס אין אַ file געהייסן .יפּ אָדער .קסיס.
- דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס.
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל
קאָרפּאָראַציע אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
אנדערע נעמען און בראַנדז קענען זיין קליימד ווי די פאַרמאָג פון אנדערע. - אויף די פּלאַן עקסampאין די קוויטל, סעלעקטירן Arria 10 HDMI RX-TX Retransmit.
- סעלעקטירן סימיאַליישאַן צו דזשענערייט די טעסטבענטש, און סעלעקטירן סינטעז צו דזשענערייט די ייַזנוואַרג פּלאַן למשלample.
איר מוזן אויסקלייַבן בייַ מינדסטער איינער פון די אָפּציעס צו דזשענערייט דעם פּלאַן עקסample files.
אויב איר אויסקלייַבן ביידע, די דור צייט איז מער. - פֿאַר דזשענערייט File פֿאָרמאַט, סעלעקטירן Verilog אָדער VHDL.
- פֿאַר טאַרגעט אַנטוויקלונג קיט, סעלעקטירן Intel Arria 10 GX FPGA Development
קיט. אויב איר אויסקלייַבן אַ אַנטוויקלונג קיט, די ציל מיטל ענדערונגען צו גלייַכן די מיטל אויף ציל ברעט. פֿאַר Intel Arria 10 GX FPGA אנטוויקלונג קיט, די פעליקייַט מיטל איז 10AX115S2F4I1SG. - דריקט Generate Exampלאַ פּלאַן.
קאַמפּיילינג און טעסטינג די פּלאַן
צו זאַמלען און לויפן אַ דעמאַנסטריישאַן פּרובירן אויף די ייַזנוואַרג עקסampאין די פּלאַן, נאָכגיין די סטעפּס:
- פאַרזיכערן ייַזנוואַרג עקסampדי פּלאַן דור איז גאַנץ.
- קאַטער די Intel Quartus Prime ווייכווארג און עפֿענען די .qpf file: /quartus/a10_hdmi2_demo.qpf
- גיט פּראַסעסינג ➤ אָנהייב זאַמלונג.
- נאָך אַ מצליח זאַמלונג, אַ .סאָף file איז דזשענערייטאַד אין די quartus / output_files וועגווייַזער.
- פאַרבינדן Bitec HDMI 2.0 FMC Daughter Card Rev 11 צו די FMC פּאָרט B (J2) אויף ברעט.
- פאַרבינדן TX (P1) פון די Bitec FMC טאָכטער קאָרט צו אַ פונדרויסנדיק ווידעא מקור.
- פאַרבינדן RX (P2) פון די Bitec FMC טאָכטער קאָרט צו אַ פונדרויסנדיק ווידעא זינקען אָדער ווידעא אַנאַליזער.
- פאַרזיכערן אַז אַלע סוויטשאַז אויף די אַנטוויקלונג ברעט זענען אין פעליקייַט שטעלע.
- קאַנפיגיער די אויסגעקליבן Intel Arria 10 מיטל אויף די אַנטוויקלונג ברעט ניצן די דזשענערייטאַד .sof file (מכשירים ➤ פּראָגראַמיסט).
- דער אַנאַליזער זאָל ווייַזן די ווידעא דזשענערייטאַד פון די מקור. קאַמפּיילינג און טעסטינג די פּלאַן
פֿאַרבונדענע אינפֿאָרמאַציע
Intel Arria 10 FPGA אנטוויקלונג קיט באַניצער גייד
HDMI PHY Intel FPGA IP Design Exampדי פּאַראַמעטערס
טיש 1. HDMI PHY Intel FPGA IP Design Exampדי פּאַראַמעטערס פֿאַר Intel Arria 10
דיווייסאַז
די אָפּציעס זענען בארעכטיגט בלויז פֿאַר Intel Arria 10 דעוויסעס.
| פּאַראַמעטער | ווערט | באַשרייַבונג |
| בנימצא פּלאַן עקסample | ||
| אויסקלייַבן דיזיין | אַרria 10 HDMI RX-TX רעטראַנסמיט | אויסקלייַבן די פּלאַן עקסampצו זיין דזשענערייטאַד. |
| פּלאַן עקסample Files | ||
| סימיאַליישאַן | אנצינדן אויסלעשן | קער אויף דעם אָפּציע צו דזשענערייט די נייטיק fileס פֿאַר די סימיאַליישאַן טעסטבענטש. |
| סינטעז | אנצינדן אויסלעשן | קער אויף דעם אָפּציע צו דזשענערייט די נייטיק files פֿאַר Intel Quartus Prime זאַמלונג און ייַזנוואַרג דעמאַנסטריישאַן. |
| דזשענערייטאַד HDL פֿאָרמאַט | ||
| דזשענערייט File פֿאָרמאַט | Verilog, VHDL | אויסקלייַבן דיין בילכער HDL פֿאָרמאַט פֿאַר די דזשענערייטאַד פּלאַן עקסample fileשטעלן.
באַמערקונג: דער אָפּציע בלויז דיטערמאַנז די פֿאָרמאַט פֿאַר די דזשענערייטאַד שפּיץ מדרגה IP fileס. אַלע אנדערע files (למשל, למשלampדי טעסטבענטשעס און שפּיץ מדרגה files פֿאַר ייַזנוואַרג דעמאַנסטריישאַן) זענען אין Verilog HDL פֿאָרמאַט. |
| ציל אנטוויקלונג קיט | ||
| אויסקלייַבן ברעט | קיין אַנטוויקלונג קיט, | סעלעקטירן דעם ברעט פֿאַר די טאַרגעטעד פּלאַן, למשלample. |
| Arria 10 GX FPGA אנטוויקלונג קיט,
מנהג אנטוויקלונג קיט |
|
|
|
||
| ציל מיטל | ||
| טוישן ציל מיטל | אנצינדן אויסלעשן | קער אויף דעם אָפּציע און סעלעקטירן די בילכער מיטל וואַריאַנט פֿאַר די אַנטוויקלונג קיט. |
HDMI 2.0 PHY פּלאַן עקסample
די HDMI PHY Intel FPGA IP פּלאַן עקסampלע דעמאַנסטרייץ איין HDMI בייַשפּיל פּאַראַלעל לופּבאַקק קאַמפּרייזינג דריי רקס טשאַנאַלז און פיר טקס טשאַנאַלז, אַפּערייטינג מיט דאַטן רייץ אַרויף צו 6 גבפּס.
די דזשענערייטאַד HDMI PHY Intel FPGA IP פּלאַן עקסample איז די זעלבע ווי די פּלאַן עקסampדי דזשענערייטאַד אין די HDMI Intel FPGA IP האַרץ. אָבער, דעם פּלאַן עקסample ניצט די נייַע TX PHY, RX PHY און PHY אַרביטער אַנשטאָט פון מנהג RTL אין די HDMI Intel FPGA IP האַרץ פּלאַן עקס.ample.
פיגורע 3. HDMI 2.0 PHY Design Example
| מאָדולע | באַשרייַבונג |
| RX PHY | די RX PHY ריקאַווערז סיריאַל הדמי דאַטן און שיקן דאָס צו די HDMI רקס האַרץ אין פּאַראַלעל פֿאָרמאַט אויף די ריקאַווערד זייגער דאָומיינז (rx_clk [2:0]). די דאַטן זענען דיקאָודיד אין ווידעא |
| מאָדולע | באַשרייַבונג |
| דאַטן צו זיין פּראָדוקציע דורך AXI4-סטרים ווידעא. די RX PHY אויך סענדז vid_clk און ls_clk סיגנאַלז צו די HDMI RX האַרץ דורך די PHY צובינד. | |
| HDMI TX קאָר | די HDMI TX האַרץ נעמט AXI4-טייַך ווידעא דאַטן און קאָדעס דעם אין HDMI פֿאָרמאַט פּאַראַלעל דאַטן. די HDMI TX האַרץ סענדז די דאַטן צו די TX PHY. |
| HDMI RX Core | די IP נעמט די סיריאַל דאַטן פון די RX PHY און פּערפאָרמז דאַטן אַליינמאַנט, קאַנאַל דעסקיו, TMDS דיקאָודינג, אַגזיליערי דאַטן דיקאָודינג, ווידעא דאַטן דיקאָודינג, אַודיאָ דאַטן דיקאָודינג און דעסקראַמבלינג. |
| TX PHY | ריסיווז און סיריאַליז די פּאַראַלעל דאַטן פון די HDMI TX האַרץ און אַוטפּוץ HDMI TMDS סטרימז. די TX PHY טראגט tx_clk פֿאַר די HDMI TX האַרץ. די TX PHY אויך דזשענערייץ vid_clk און ls_clk און סענדז די סיגנאַלז צו די HDMI TX האַרץ דורך די PHY צובינד. |
| IOPLL | דזשענערייץ 300 MHz AXI סיריאַל סטרימינג זייגער פֿאַר די AXI4-סטרים צובינד. |
| I2C האר | צו קאַנפיגיער די פאַרשידן פּקב קאַמפּאָונאַנץ. |
האַרדוואַרע און ווייכווארג רעקווירעמענץ
ינטעל ניצט די פאלגענדע ייַזנוואַרג און ווייכווארג צו פּרובירן דעם פּלאַן עקסample.
ייַזנוואַרג
- Intel Arria 10 GX FPGA אנטוויקלונג קיט
- HDMI מקור (גראַפיקס פּראַסעסער אַפּאַראַט (גפּו)
- HDMI סינק (מאָניטאָר)
- Bitec HDMI FMC 2.0 טאָכטער קאָרט (רעוויזיע 11)
- הדמי קאַבלעס
ווייכווארג
- Intel Quartus Prime Pro Edition (פֿאַר ייַזנוואַרג טעסטינג)
- ModelSim * - Intel FPGA אַדישאַן, ModelSim - Intel FPGA סטאַרטער אַדישאַן, NCSim,
Riviera-PRO*, VCS* (בלויז Verilog HDL) / VCS MX אָדער Xcelium* פּאַראַלעל סימיאַלייטער
Directory סטרוקטור
די דירעקטעריז אַנטהאַלטן די דזשענערייטאַד file פֿאַר די HDMI Intel FPGA IP פּלאַן עקסample.
פיגורע 4. Directory סטרוקטור פֿאַר די פּלאַן עקסample
רעקאָנפיגוראַטיאָן סיקוואַנס פלאָו
פיגורע 5. מולטי-קורס רעקאָנפיגוראַטיאָן סיקוואַנס פלאָו
די פיגור ילאַסטרייץ די מאַלטי-קורס ריקאַנפיגיעריישאַן סיקוואַנס לויפן פון די קאָנטראָללער ווען עס נעמט אַרייַנשרייַב דאַטן טייַך און רעפֿערענץ זייגער אָפטקייַט, אָדער ווען די טראַנססעיווער איז אַנלאַקט.
צובינד סיגנאַלז
די טישן רשימה די סיגנאַלז פֿאַר די HDMI PHY Intel FPGA IP פּלאַן עקסample.
טיש 3. שפּיץ-לעוועל סיגנאַלז
| סיגנאַל | ריכטונג | ברייט | באַשרייַבונג |
| אויף-באָרד אַסאַלייטער סיגנאַל | |||
| clk_fpga_b3_p | אַרייַנשרייַב | 1 | 100 מהז פריי פליסנדיק זייגער פֿאַר האַרץ רעפֿערענץ זייגער |
| refclk_fmcb_p | אַרייַנשרייַב | 1 | פאַרפעסטיקט רעפֿערענץ זייגער פֿאַר מאַכט-אַרויף קאַלאַבריישאַן פון די טראַנססעיווער. עס איז 625 מהז דורך פעליקייַט אָבער קענען זיין פון קיין אָפטקייַט |
| באַניצער פּוש קנעפּלעך און לעדס | |||
| cpu_resetn | אַרייַנשרייַב | 1 | גלאבאלע באַשטעטיק |
| user_led_g | רעזולטאַט | 2 | גרין געפירט אַרויסווייַזן |
| HDMI FMC טאָכטער קאָרט פּינס אויף FMC פּאָרט ב | |||
| fmcb_gbtclk_m2c_p_0 | אַרייַנשרייַב | 1 | HDMI RX TMDS זייגער |
| fmcb_dp_m2c_p | אַרייַנשרייַב | 3 | HDMI RX רויט, גרין און בלוי דאַטן טשאַנאַלז
• Bitec טאָכטער קאָרט רעוויזיע 11 — [0]: RX TMDS טשאַננעל 1 (גרין) — [1]: RX TMDS טשאַננעל 2 (רויט) — [2]: RX TMDS טשאַננעל 0 (בלוי) |
| fmcb_dp_c2m_p | רעזולטאַט | 4 | HDMI TX זייגער, רויט, גרין און בלוי דאַטן טשאַנאַלז
• Bitec טאָכטער קאָרט רעוויזיע 11 — [0]: TX TMDS טשאַננעל 2 (רויט) — [1]: TX TMDS טשאַננעל 1 (גרין) — [2]: TX TMDS טשאַננעל 0 (בלוי) — [3]: TX TMDS זייגער טשאַננעל |
| fmcb_la_rx_p_9 | אַרייַנשרייַב | 1 | HDMI RX +5V מאַכט דעטעקט |
| fmcb_la_rx_p_8 | אַרייַנשרייַב | 1 | HDMI RX הייס צאַפּן דעטעקט |
| fmcb_la_rx_n_8 | אַרייַנשרייַב | 1 | HDMI RX I2C SDA פֿאַר DDC און SCDC |
| fmcb_la_tx_p_10 | אַרייַנשרייַב | 1 | HDMI RX I2C SCL פֿאַר DDC און SCDC |
| fmcb_la_tx_p_12 | אַרייַנשרייַב | 1 | HDMI TX הייס צאַפּן דעטעקט |
| fmcb_la_tx_n_12 | אַרייַנשרייַב | 1 | HDMI I2C SDA פֿאַר DDC און SCDC |
| fmcb_la_rx_p_10 | אַרייַנשרייַב | 1 | HDMI I2C SCL פֿאַר DDC און SCDC |
| fmcb_la_tx_p_11 | אַרייַנשרייַב | 1 | HDMI I2C SDA פֿאַר רידריווער קאָנטראָל |
| fmcb_la_rx_n_9 | אַרייַנשרייַב | 1 | HDMI I2C SCL פֿאַר רידריווער קאָנטראָל |
קלאַקינג סקים
די פאלגענדע איז די קלאַקינג סכעמע פון די HDMI PHY Intel FPGA IP פּלאַן עקסampלאַ:
- clk_fpga_b3_p איז אַ 100 מהז פאַרפעסטיקט קורס זייגער פֿאַר פליסנדיק די NIOS פּראַסעסער און קאָנטראָל פאַנגקשאַנז. אויב די סאַפּלייד אָפטקייַט איז ריכטיק, די user_led_g[1] טאַגאַלז פֿאַר יעדער רגע.
- refclk_fmcb_p איז אַ פאַרפעסטיקט רעפֿערענץ זייגער פֿאַר מאַכט-אַרויף קאַלאַבריישאַן פון די טראַנססעיווערס. עס איז 625 מהז דורך פעליקייַט אָבער קענען זיין פון קיין אָפטקייַט.
- fmcb_gbtclk_m2c_p_0 איז די TMDS זייגער פֿאַר הדמי רקס. דער זייגער איז אויך געניצט צו פאָר די HDMI TX טראַנססעיווערס. אויב די סאַפּלייד אָפטקייַט איז 148.5 מהז, די user_led_g[0] טאַגאַלז פֿאַר יעדער רגע.
ייַזנוואַרג סעטאַפּ
די HDMI PHY Intel FPGA IP פּלאַן עקסampדי איז HDMI 2.0b טויגעוודיק און פּערפאָרמז אַ שלייף-דורך דעמאַנסטריישאַן פֿאַר אַ נאָרמאַל הדמי ווידעא טייַך.
צו לויפן די ייַזנוואַרג פּרובירן, פאַרבינדן אַ HDMI-ענייבאַלד מיטל אַזאַ ווי אַ graphics קאָרט מיט HDMI צובינד צו די HDMI RX קאַנעקטער אויף די Bitec HDMI 2.0 טאָכטער קאָרט, וואָס מאַרשרוט די דאַטן צו די טראַנססעיווער רקס בלאָק און HDMI RX.
- די הדמי זינקען דעקאָדעס די פּאָרט אין אַ נאָרמאַל ווידעא טייַך און סענדז עס צו די זייגער אָפּזוך האַרץ.
- די HDMI RX האַרץ דעקאָדעס די ווידעא, אַגזיליערי און אַודיאָ דאַטן צו זיין לופּט צוריק דורך AXI4-stream צובינד צו די HDMI TX האַרץ.
- די HDMI מקור פּאָרט פון די FMC טאָכטער קאָרט טראַנסמיטט די בילד צו אַ מאָניטאָר.
- דריקן די cpu_resetn קנעפּל אַמאָל צו דורכפירן סיסטעם באַשטעטיק.
באַמערקונג: אויב איר ווילן צו נוצן אן אנדער Intel FPGA אַנטוויקלונג ברעט, איר מוזן טוישן די מיטל אַסיינמאַנץ און שטיפט אַסיינמאַנץ. די טראַנססעיווער אַנאַלאָג באַשטעטיקן איז טעסטעד פֿאַר די Intel Arria 10 FPGA אַנטוויקלונג ינווענטאַר און Bitec HDMI 2.0 טאָכטער קאָרט. איר קענט מאָדיפיצירן די סעטטינגס פֿאַר דיין אייגענע ברעט.
דאָקומענט רעוויזיע געשיכטע פֿאַר די HDMI PHY Intel
FPGA IP דיזיין עקסampדער באַניצער גייד
| דאָקומענט ווערסיע | Intel Quartus Prime ווערסיע | IP ווערסיע | ענדערונגען |
| 2022.07.20 | 22.2 | 1.0.0 | ערשט מעלדונג. |
דאָקומענטן / רעסאָורסעס
 |
ינטעל HDMI PHY FPGA IP דיזיין עקסample [pdfבאַניצער גייד HDMI PHY FPGA IP דיזיין עקסample, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Exampלאַ, 732781 |
