英特尔 HDMI PHY FPGA IP 设计实例amp用户指南

HDMI PHY 设计示例amp英特尔® Arria® 10 设备快速入门指南

HDMI PHY 英特尔® FPGA IP 设计实例amp用于英特尔 Arria® 10 设备的文件具有支持编译和硬件测试的 HDMI 2.0 RX-TX 重传设计。
当您生成设计前ampLE，参数编辑器自动创建 file在硬件中模拟、编译和测试设计是必需的。

图 1. 开发步骤

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HDMI PHY Intel FPGA IP 用户指南

生成设计

使用英特尔 Quartus® Prime 软件中的 HDMI PHY 英特尔 FPGA IP 参数编辑器生成设计实例amp莱斯。

图 2. 生成设计流程

1. 创建一个针对英特尔 Arria 10 设备系列的项目并选择所需的设备。
2. 在 IP 目录中，找到并双击 Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP（或 HDMI RX PHY Intel FPGA IP）。 出现新 IP 变体或新 IP 变体窗口。
3. 为您的自定义 IP 变体指定顶级名称。 参数编辑器将 IP 变化设置保存在一个 file 命名为 .ip 或 .qsys。
4. 单击确定。 出现参数编辑器。
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   公司或其子公司。 英特尔根据英特尔的标准保证保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。 除非英特尔明确书面同意，否则英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务。 建议英特尔客户在依赖任何已发布的信息以及为产品或服务下订单之前获取最新版本的设备规格。
   其他名称和品牌可能属于他人财产。
5. 关于设计实例ample 选项卡，选择 Arria 10 HDMI RX-TX Retransmit。
6. 选择Simulation生成testbench，选择Synthesis生成hardware design examp勒。
   您必须至少选择这些选项之一才能生成设计示例ample files.
   如果两者都选择，则生成时间较长。
7. 对于生成 File 格式，选择Verilog或VHDL。
8. 对于 Target Development Kit，选择 Intel Arria 10 GX FPGA Development
   成套工具。 如果您选择开发套件，则目标设备会更改以匹配目标板上的设备。 对于英特尔 Arria 10 GX FPGA 开发套件，默认设备为 10AX115S2F4I1SG。
9. 单击生成示例amp乐设计。

编译和测试设计

在硬件 ex 上编译和运行演示测试ample 设计，请按照下列步骤操作：

1. 确保硬件防爆ample 设计生成完成。
2. 启动 Intel Quartus Prime 软件并打开 .qpf file：/quartus/a10_hdmi2_demo.qpf
3. 单击处理 ➤ 开始编译。
4. 编译成功后，一个.sof file 在quartus/output_中生成files 目录。
5. 将 Bitec HDMI 2.0 FMC 子卡 Rev 11 连接到板载 FMC 端口 B (J2)。
6. 将 Bitec FMC 子卡的 TX (P1) 连接到外部视频源。
7. 将 Bitec FMC 子卡的 RX (P2) 连接到外部视频接收器或视频分析仪。
8. 确保开发板上的所有开关都处于默认位置。
9. 使用生成的 .sof 在开发板上配置选定的英特尔 Arria 10 设备 file （工具 ➤ 程序员）。
10. 分析仪应显示从源生成的视频。 编译和测试设计

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英特尔 Arria 10 FPGA 开发套件用户指南

HDMI PHY 英特尔 FPGA IP 设计实例amp文件参数

表 1. HDMI PHY 英特尔 FPGA IP 设计示例amp英特尔 Arria 10 的文件参数
设备

这些选项仅适用于 Intel Arria 10 器件。

范围	价值	描述
可用的设计实例ample
选择设计	Arria 10 HDMI RX-TX 重传	选择设计前amp要生成的文件。

设计防爆ample Files
模拟	开，关	打开此选项以生成必要的 files 为模拟测试平台。
合成	开，关	打开此选项以生成必要的 files 用于 Intel Quartus Prime 编译和硬件演示。

生成的 HDL 格式
产生 File 格式	语言、VHDL	为生成的设计示例选择您喜欢的 HDL 格式ample file放。 笔记： 此选项仅确定生成的顶级 IP 的格式 file秒。 所有其他 file小号（例如，前ample testbenches 和顶层 file用于硬件演示的 s）采用 Verilog HDL 格式。

目标开发套件
选择董事会	没有开发工具包，	为目标设计前选择电路板amp勒。
	Arria 10 GX FPGA 开发套件， 定制开发套件	无开发工具包：此选项排除了设计前的所有硬件方面amp乐。 IP 内核将所有管脚分配设置为虚拟管脚。 Arria 10 GX FPGA 开发套件：此选项自动选择项目的目标设备以匹配此开发套件上的设备。 您可以使用更改目标设备 更改目标设备 如果您的电路板版本具有不同的设备变体，则为参数。 IP 核根据开发套件设置所有管脚分配。
		Custom Development Kit：此选项允许设计前amp文件将在带有英特尔 FPGA 的第三方开发套件上进行测试。 您可能需要自行设置引脚分配。

目标设备
更改目标设备	开，关	打开此选项并为开发套件选择首选设备变体。

HDMI 2.0 PHY 设计实例ample

HDMI PHY 英特尔 FPGA IP 设计实例ample 演示了一个 HDMI 实例并行环回，包括三个 RX 通道和四个 TX 通道，以高达 6 Gbps 的数据速率运行。

生成的 HDMI PHY Intel FPGA IP design example和design ex一样amp文件在 HDMI 英特尔 FPGA IP 核中生成。 然而，这个设计前ample 在 HDMI Intel FPGA IP core design ex 中使用新的 TX PHY、RX PHY 和 PHY 仲裁器而不是自定义 RTLamp勒。

图 3. HDMI 2.0 PHY 设计示例ample

模块	描述
接收物理层	RX PHY 恢复串行 HDMI 数据，并在恢复的时钟域 (rx_clk[2:0]) 上以并行格式将其发送到 HDMI RX 内核。 数据被解码成视频

模块	描述
	要通过 AXI4 流视频输出的数据。 RX PHY 还通过 PHY 接口向 HDMI RX 内核发送 vid_clk 和 ls_clk 信号。
HDMI TX核心	HDMI TX 内核接收 AXI4 流视频数据并将其编码为 HDMI 格式并行数据。 HDMI TX 内核将此数据发送到 TX PHY。
HDMI 接收核心	IP 接收来自 RX PHY 的串行数据并执行数据对齐、通道去偏移、TMDS 解码、辅助数据解码、视频数据解码、音频数据解码和解扰。
发射物理层	接收并序列化来自 HDMI TX 内核的并行数据，并输出 HDMI TMDS 流。 TX PHY 为 HDMI TX 内核生成 tx_clk。 TX PHY 还生成 vid_clk 和 ls_clk，并通过 PHY 接口将这些信号发送到 HDMI TX 内核。
IOPLL	为 AXI300 流接口生成 4 MHz AXI 串行流时钟。
I2C 主机	配置各种PCB组件。

硬件和软件要求

Intel 使用以下硬件和软件来测试 design examp勒。

硬件

• 英特尔 Arria 10 GX FPGA 开发套件
• HDMI 源（图形处理器 (GPU)
• HDMI 接收器（显示器）
• Bitec HDMI FMC 2.0 子卡（修订版 11）
• HDMI 电缆

软件

• 英特尔 Quartus Prime 专业版（用于硬件测试）
• ModelSim* – 英特尔 FPGA 版、ModelSim – 英特尔 FPGA 入门版、NCSim、
  Riviera-PRO*、VCS*（仅限 Verilog HDL）/VCS MX 或 Xcelium* 并行模拟器

目录结构

目录包含生成的 file 用于 HDMI 英特尔 FPGA IP 设计前amp勒。

图 4. Design Ex 的目录结构ample

重配置序列流

图 5. 多速率重配置序列流 

该图说明了控制器在接收到输入数据流和参考时钟频率时，或收发器解锁时的多速率重配置序列流。

接口信号

下表列出了 HDMI PHY Intel FPGA IP design ex 的信号amp勒。

表 3. 顶层信号

信号	方向	宽度	描述
板载振荡器信号
时钟_fpga_b3_p	输入	1	用于内核参考时钟的 100 MHz 自由运行时钟
refclk_fmcb_p	输入	1	用于收发器上电校准的固定速率参考时钟。 默认为 625 MHz，但可以是任何频率

用户按钮和 LED
cpu_resetn	输入	1	全局重置
user_led_g	输出	2	绿色LED显示屏

FMC 端口 B 上的 HDMI FMC 子卡引脚
fmcb_gbtclk_m2c_p_0	输入	1	HDMI RX TMDS 时钟
fmcb_dp_m2c_p	输入	3	HDMI RX 红绿蓝数据通道 • Bitec 子卡修订版 11 — [0]：RX TMDS 通道 1（绿色） — [1]：RX TMDS 通道 2（红色） — [2]：RX TMDS 通道 0（蓝色）
fmcb_dp_c2m_p	输出	4	HDMI TX 时钟、红色、绿色和蓝色数据通道 • Bitec 子卡修订版 11 — [0]：TX TMDS 通道 2（红色） — [1]：TX TMDS 通道 1（绿色） — [2]：TX TMDS 通道 0（蓝色） — [3]：TX TMDS 时钟通道
fmcb_la_rx_p_9	输入	1	HDMI RX +5V 电源检测
fmcb_la_rx_p_8	输入	1	HDMI RX 热插拔检测
fmcb_la_rx_n_8	输入	1	用于 DDC 和 SCDC 的 HDMI RX I2C SDA
fmcb_la_tx_p_10	输入	1	用于 DDC 和 SCDC 的 HDMI RX I2C SCL
fmcb_la_tx_p_12	输入	1	HDMI TX 热插拔检测
fmcb_la_tx_n_12	输入	1	用于 DDC 和 SCDC 的 HDMI I2C SDA
fmcb_la_rx_p_10	输入	1	用于 DDC 和 SCDC 的 HDMI I2C SCL
fmcb_la_tx_p_11	输入	1	用于转接驱动器控制的 HDMI I2C SDA
fmcb_la_rx_n_9	输入	1	用于转接驱动器控制的 HDMI I2C SCL

计时方案

以下是HDMI PHY Intel FPGA IP design ex的时钟方案amp乐：

• clk_fpga_b3_p 是一个 100 MHz 固定速率时钟，用于运行 NIOS 处理器和控制功能。 如果提供的频率正确，则 user_led_g[1] 每秒切换一次。
• refclk_fmcb_p 是用于收发器上电校准的固定速率参考时钟。 默认情况下为 625 MHz，但可以是任何频率。
• fmcb_gbtclk_m2c_p_0 是 HDMI RX 的 TMDS 时钟。 该时钟还用于驱动 HDMI TX 收发器。 如果提供的频率为 148.5 MHz，则 user_led_g[0] 每秒切换一次。

硬件设置

HDMI PHY 英特尔 FPGA IP 设计实例ample 支持 HDMI 2.0b 并执行标准 HDMI 视频流的环通演示。

要运行硬件测试，请将支持 HDMI 的设备（例如带有 HDMI 接口的显卡）连接到 Bitec HDMI 2.0 子卡上的 HDMI RX 连接器，这会将数据路由到收发器 RX 模块和 HDMI RX。

1. HDMI 接收器将端口解码为标准视频流，并将其发送到时钟恢复核心。
2. HDMI RX 内核解码视频、辅助和音频数据，通过 AXI4 流接口环回 HDMI TX 内核。
3. FMC 子卡的 HDMI 源端口将图像传输到监视器。
4. 按一次 cpu_resetn 按钮执行系统重置。
   笔记： 如果您想使用另一个 Intel FPGA 开发板，您必须更改设备分配和引脚分配。 收发器模拟设置针对英特尔 Arria 10 FPGA 开发套件和 Bitec HDMI 2.0 子卡进行了测试。 您可以修改自己的板的设置。

Intel HDMI PHY 的文档修订历史
FPGA IP 设计实例amp用户指南

文档版本	英特尔 Quartus Prime 版本	IP版本	更改
2022.07.20	22.2	1.0.0	初始版本。

文件/资源

英特尔 HDMI PHY FPGA IP 设计实例ample [pdf] 用户指南 HDMI PHY FPGA IP 设计实例ample, HDMI PHY, FPGA IP 设计实例ample, HDMI PHY IP 设计实例ample, FPGA IP 设计实例ample，IP设计Examp勒，732781

参考

• 用户手册