intel HDMI PHY FPGA IP Design Example Uzantgvidilo
HDMI PHY Dezajno Ekzample Rapida Komenca Gvidilo por Aparatoj Intel® Arria® 10
La HDMI PHY Intel® FPGA IP-dezajno ekzampla por Intel Arria® 10-aparatoj havas retranssendan dezajnon HDMI 2.0 RX-TX, kiu subtenas kompilon kaj aparatan testadon.
Kiam vi generas dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro.
Figuro 1. Evoluaj Paŝoj
Rilataj Informoj
HDMI PHY Intel FPGA IP Uzantgvidilo
Generante la Dezajnon
Uzu la HDMI PHY Intel FPGA IP parametroredaktilo en la Intel Quartus® Prime programaro por generi la dezajnon ekzamples.
Figuro 2. Generante la Dezajnan Fluon
- Kreu projekton celantan Intel Arria 10-aparatan familion kaj elektu la deziratan aparaton.
- En la IP Katalogo, lokalizu kaj duoble alklaku Interfaco-Protokolojn ➤ Aŭdio & Video ➤ HDMI TX PHY Intel FPGA IP (aŭ HDMI RX PHY Intel FPGA IP). La fenestro Nova IP Vario aŭ Nova IP Variaĵo aperas.
- Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip aŭ .qsys.
- Klaku OK. La parametra redaktilo aperas.
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel
Korporacio aŭ ĝiaj filioj. Intel garantias rendimenton de siaj FPGA kaj duonkonduktaĵoproduktoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj. - Sur la Dezajno Eksample langeto, elektu Arria 10 HDMI RX-TX Retransmit.
- Elektu Simuladon por generi la testbenkon, kaj elektu Sintezon por generi la aparatardezajnon ekzample.
Vi devas elekti almenaŭ unu el ĉi tiuj opcioj por generi la dezajnon ekzample files.
Se vi elektas ambaŭ, la tempo de generacio estas pli longa. - Por Generate File Formatu, elektu Verilog aŭ VHDL.
- Por Target Development Kit, elektu Intel Arria 10 GX FPGA Development
Ilaro. Se vi elektas evolukompleton, tiam la cela aparato ŝanĝiĝas por kongrui kun la aparato sur cela tabulo. Por Intel Arria 10 GX FPGA Development Kit, la defaŭlta aparato estas 10AX115S2F4I1SG. - Klaku Generi Ekzample Dezajno.
Kompilado kaj Testado de la Dezajno
Por kompili kaj ruli pruvan teston sur la aparataro ekzampla dezajno, sekvu ĉi tiujn paŝojn:
- Certigu aparataron ekzampla dezajnogeneracio estas kompleta.
- Lanĉu la programaron Intel Quartus Prime kaj malfermu la .qpf file: /quartus/a10_hdmi2_demo.qpf
- Alklaku Prilaboradon ➤ Komencu Kompiladon.
- Post sukcesa kompilo, .sof file estas generita en la quartus/ output_files dosierujo.
- Konektu Bitec HDMI 2.0 FMC Filinkarto Rev 11 al la surŝipa FMC-haveno B (J2).
- Konektu TX (P1) de la filinkarto Bitec FMC al ekstera videofonto.
- Konektu RX (P2) de la filinkarto Bitec FMC al ekstera videolavujo aŭ video-analizilo.
- Certigu, ke ĉiuj ŝaltiloj sur la evolutabulo estas en defaŭlta pozicio.
- Agordu la elektitan Intel Arria 10-aparaton sur la evolutabulo uzante la generitan .sof file (Iloj ➤ Programisto).
- La analizilo devus montri la videon generitan de la fonto. Kompilado kaj Testado de la Dezajno
Rilataj Informoj
Intel Arria 10 FPGA Development Kit User Guide
HDMI PHY Intel FPGA IP Design Example Parametroj
Tablo 1. HDMI PHY Intel FPGA IP Design Example Parametroj por Intel Arria 10
Aparatoj
Ĉi tiuj opcioj disponeblas nur por aparatoj Intel Arria 10.
| Parametro | Valoro | Priskribo |
| Disponebla Dezajno Ekzample | ||
| Elektu Dezajno | Arria 10 HDMI RX-TX Retransmit | Elektu la dezajnon ekzample esti generita. |
| Dezajno Ekzample Files | ||
| Simulado | On, Off | Enŝaltu ĉi tiun opcion por generi la necesan files por la simulada testbenko. |
| Sintezo | On, Off | Enŝaltu ĉi tiun opcion por generi la necesan files por Intel Quartus Prime kompilo kaj aparatara pruvo. |
| Generita HDL-Formato | ||
| Generu File Formato | Verilog, VHDL | Elektu vian preferatan HDL-formaton por la generita dezajno ekzample filearo.
Notu: Ĉi tiu opcio nur determinas la formaton por la generita plej alta nivelo IP files. Ĉiuj aliaj files (ekz., ekzample testbenkoj kaj pinta nivelo files por aparatara pruvo) estas en Verilog HDL-formato. |
| Cela Disvolva Ilaro | ||
| Elektu Estraron | Neniu Disvolva Ilaro, | Elektu la tabulon por la celita dezajno ekzample. |
| Arria 10 GX FPGA Development Kit,
Propra Disvolva Ilaro |
|
|
|
||
| Cela Aparato | ||
| Ŝanĝu Cela Aparato | On, Off | Enŝaltu ĉi tiun opcion kaj elektu la preferatan aparatan varianton por la disvolva kompleto. |
HDMI 2.0 PHY Dezajno Ekzample
La HDMI PHY Intel FPGA IP-dezajno ekzample montras unu HDMI-ekstanca paralela loopback konsistanta el tri RX-kanaloj kaj kvar TX-kanaloj, funkciante kun datumkurzoj ĝis 6 Gbps.
La generita HDMI PHY Intel FPGA IP-dezajno ekzample estas la sama kiel la dezajno ekzample generita en la HDMI Intel FPGA IP-kerno. Tamen, ĉi tiu dezajno ekzample uzas la novan TX PHY, RX PHY kaj PHY-arbitraciiston anstataŭe de kutima RTL en la HDMI Intel FPGA IP-kerndezajno eksample.
Figuro 3. HDMI 2.0 PHY Design Example
| Modulo | Priskribo |
| RX PHY | La RX PHY reakiras seriajn HDMI-datumojn kaj sendas ĉi tion al la HDMI RX-kerno en paralela formato sur la reakiritaj horloĝaj domajnoj (rx_clk[2:0]). La datumoj estas malkoditaj en videon |
| Modulo | Priskribo |
| datumoj eligotaj per AXI4-stream video. La RX PHY ankaŭ sendas vid_clk kaj ls_clk signalojn al la HDMI RX-kerno per la PHY-interfaco. | |
| HDMI TX Kerno | La HDMI TX-kerno ricevas AXI4-fluajn videodatenojn kaj kodas ĉi tion en HDMI-formatajn paralelajn datumojn. La HDMI TX-kerno sendas ĉi tiujn datumojn al la TX PHY. |
| HDMI RX Kerno | La IP ricevas la seriajn datumojn de la RX PHY kaj elfaras datuman vicigon, kanalan malkodigon, TMDS-malkodigon, helpajn datumojn-malkodadon, video-datumojn, aŭd-datumojn-malkodigon kaj malkodadon. |
| TX FHY | Ricevas kaj seriigas la paralelajn datumojn de la HDMI TX-kerno kaj eligas HDMI TMDS-fluojn. La TX PHY produktas tx_clk por la HDMI TX-kerno. La TX PHY ankaŭ generas vid_clk kaj ls_clk kaj sendas ĉi tiujn signalojn al la HDMI TX-kerno per la PHY-interfaco. |
| IOPLL | Generas 300 MHz AXI serian fluohorloĝon por la AXI4-flua interfaco. |
| I2C Majstro | Por agordi la diversajn PCB-komponentojn. |
Postuloj pri aparataro kaj programaro
Intel uzas la sekvan aparataron kaj programaron por testi la dezajnon ekzample.
Aparataro
- Intel Arria 10 GX FPGA Development Kit
- HDMI Fonto (Grafika Procesoro-Unuo (GPU)
- HDMI Lavujo (Ekrano)
- Bitec HDMI FMC 2.0 filinkarto (Revizio 11)
- HDMI-kabloj
Programaro
- Intel Quartus Prime Pro Edition (por aparataro-testado)
- ModelSim* - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (Verilog HDL nur)/VCS MX, aŭ Xcelium* Paralela simulilo
Dosierujo Strukturo
La dosierujoj enhavas la generitan file por la HDMI Intel FPGA IP-dezajno ekzample.
Figuro 4. Adresa Strukturo por la Dezajno Ekzample
Reagorda Sekvenca Fluo
Figuro 5. Multi-rapida Rekonfigura Sekvenca Fluo
La figuro ilustras la multi-indician reagordan sekvencofluon de la regilo kiam ĝi ricevas enigan datenfluon kaj referenchorloĝfrekvencon, aŭ kiam la dissendilo estas malŝlosita.
Interfaco Signaloj
La tabeloj listigas la signalojn por la HDMI PHY Intel FPGA IP-dezajno ekzample.
Tabelo 3. Supraj Nivelaj Signaloj
| Signalo | Direkto | Larĝo | Priskribo |
| Surŝipe Oscilatora Signalo | |||
| clk_fpga_b3_p | Enigo | 1 | 100 MHz senpaga horloĝo por kerna referenca horloĝo |
| refclk_fmcb_p | Enigo | 1 | Fiksa indico-referenca horloĝo por ŝaltita alĝustigo de la radioricevilo. Ĝi estas 625 MHz defaŭlte sed povas esti de ajna frekvenco |
| Uzantaj Puŝbutonoj kaj LEDoj | |||
| cpu_resetn | Enigo | 1 | Tutmonda restarigo |
| uzanto_led_g | Eligo | 2 | Verda LED-ekrano |
| HDMI-FMC-Filino-Kartaj Stiftoj sur FMC-Haveno B | |||
| fmcb_gbtclk_m2c_p_0 | Enigo | 1 | HDMI RX TMDS-horloĝo |
| fmcb_dp_m2c_p | Enigo | 3 | HDMI RX ruĝaj, verdaj kaj bluaj datumkanaloj
• Bitec-filinkarto revizio 11 — [0]: RX TMDS Kanalo 1 (Verda) — [1]: RX TMDS Kanalo 2 (Ruĝa) — [2]: RX TMDS Kanalo 0 (Blua) |
| fmcb_dp_c2m_p | Eligo | 4 | HDMI TX-horloĝo, ruĝaj, verdaj kaj bluaj datumkanaloj
• Bitec-filinkarto revizio 11 — [0]: TX TMDS Kanalo 2 (Ruĝa) — [1]: TX TMDS Kanalo 1 (Verda) — [2]: TX TMDS Kanalo 0 (Blua) — [3]: TX TMDS Horloĝo-Kanalo |
| fmcb_la_rx_p_9 | Enigo | 1 | HDMI RX +5V potenco detekti |
| fmcb_la_rx_p_8 | Enigo | 1 | HDMI RX varma ŝtopilo detekti |
| fmcb_la_rx_n_8 | Enigo | 1 | HDMI RX I2C SDA por DDC kaj SCDC |
| fmcb_la_tx_p_10 | Enigo | 1 | HDMI RX I2C SCL por DDC kaj SCDC |
| fmcb_la_tx_p_12 | Enigo | 1 | HDMI TX varma ŝtopilo detekti |
| fmcb_la_tx_n_12 | Enigo | 1 | HDMI I2C SDA por DDC kaj SCDC |
| fmcb_la_rx_p_10 | Enigo | 1 | HDMI I2C SCL por DDC kaj SCDC |
| fmcb_la_tx_p_11 | Enigo | 1 | HDMI I2C SDA por reŝoforkontrolo |
| fmcb_la_rx_n_9 | Enigo | 1 | HDMI I2C SCL por reŝoforkontrolo |
Horloĝskemo
La sekvanta estas la horloĝskemo de la HDMI PHY Intel FPGA IP-dezajno ekzample:
- clk_fpga_b3_p estas 100 MHz fiksa kurzohorloĝo por funkcii la NIOS-procesoron kaj kontrolfunkciojn. Se la provizita frekvenco estas ĝusta, la user_led_g[1] ŝanĝas por ĉiu sekundo.
- refclk_fmcb_p estas fiksa indico-referenca horloĝo por ŝaltita alĝustigo de la radioriceviloj. Ĝi estas 625 MHz defaŭlte sed povas esti de ajna frekvenco.
- fmcb_gbtclk_m2c_p_0 estas la TMDS-horloĝo por HDMI RX. Ĉi tiu horloĝo ankaŭ estas uzata por veturi la HDMI TX-transceptolojn. Se la provizita frekvenco estas 148.5 MHz, la user_led_g[0] ŝanĝas por ĉiu sekundo.
Aparataro
La HDMI PHY Intel FPGA IP-dezajno ekzample estas HDMI 2.0b kapabla kaj faras buklan pruvon por norma HDMI-videofluo.
Por fari la aparatan teston, konektu HDMI-ebligitan aparaton kiel grafika karto kun HDMI-interfaco al la HDMI RX-konektilo sur la filinkarto Bitec HDMI 2.0, kiu direktas la datumojn al la transceiver RX-bloko kaj HDMI RX.
- La HDMI-lavujo malkodas la havenon en norman videofluon kaj sendas ĝin al la horloĝa reakiro.
- La HDMI RX-kerno malkodas la vidbendajn, helpajn, kaj aŭdajn datumojn por esti buklo reen per AXI4-flua interfaco al la HDMI TX-kerno.
- La fonta haveno HDMI de la filinkarto FMC transdonas la bildon al ekrano.
- Premu la butonon cpu_resetn unufoje por fari sisteman restarigi.
Notu: Se vi volas uzi alian Intel FPGA-disvolvan tabulon, vi devas ŝanĝi la aparatajn taskojn kaj la pintajn taskojn. La analoga agordo de radioricevilo estas provita por la disvolva ilaro Intel Arria 10 FPGA kaj filinkarto Bitec HDMI 2.0. Vi povas modifi la agordojn por via propra tabulo.
Dokumenta Reviziohistorio por la HDMI PHY Intel
FPGA IP Design Example Uzantgvidilo
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| 2022.07.20 | 22.2 | 1.0.0 | Komenca eldono. |
Dokumentoj/Rimedoj
 |
intel HDMI PHY FPGA IP Design Example [pdf] Uzantogvidilo HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Example, 732781 |
