intel HDMI PHY FPGA IP dizains Example Lietotāja rokasgrāmata

HDMI PHY dizains Example Īsā lietošanas pamācība Intel® Arria® 10 ierīcēm

HDMI PHY Intel® FPGA IP dizains example for Intel Arria® 10 ierīcēm ir HDMI 2.0 RX-TX retranslācijas dizains, kas atbalsta kompilāciju un aparatūras testēšanu.
Kad jūs ģenerējat dizainu, piemēram,ample, parametru redaktors automātiski izveido fileir nepieciešams, lai modelētu, apkopotu un pārbaudītu dizainu aparatūrā.

1. attēls. Izstrādes soļi

Saistītā informācija
HDMI PHY Intel FPGA IP lietotāja rokasgrāmata

Dizaina ģenerēšana

Izmantojiet HDMI PHY Intel FPGA IP parametru redaktoru Intel Quartus® Prime programmatūrā, lai ģenerētu dizainu ex.amples.

2. attēls. Dizaina plūsmas ģenerēšana

1. Izveidojiet projektu, kura mērķauditorija ir Intel Arria 10 ierīču saime, un atlasiet vajadzīgo ierīci.
2. IP katalogā atrodiet un veiciet dubultklikšķi uz Interfeisa protokoli ➤ Audio un video ➤ HDMI TX PHY Intel FPGA IP (vai HDMI RX PHY Intel FPGA IP). Tiek parādīts logs New IP Variant vai New IP Variation.
3. Norādiet sava pielāgotā IP varianta augstākā līmeņa nosaukumu. Parametru redaktors saglabā IP variantu iestatījumus a file ar nosaukumu .ip vai .qsys.
4. Noklikšķiniet uz Labi. Parādās parametru redaktors.
   Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel preču zīmes
   Korporācija vai tās meitasuzņēmumi. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
   Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumu.
5. Par dizainu Exampcilnē atlasiet Arria 10 HDMI RX-TX Retransmit.
6. Atlasiet Simulācija, lai ģenerētu testa stendu, un atlasiet Sintēze, lai ģenerētu aparatūras dizainu, piemēram,ample.
   Lai ģenerētu dizainu, ir jāatlasa vismaz viena no šīm opcijāmample files.
   Ja atlasāt abus, ģenerēšanas laiks ir ilgāks.
7. Ģenerēšanai File Formatējiet, atlasiet Verilog vai VHDL.
8. Mērķa izstrādes komplektam atlasiet Intel Arria 10 GX FPGA Development
   Komplekts. Ja atlasāt izstrādes komplektu, mērķa ierīce mainās, lai tā atbilstu ierīcei mērķa panelī. Intel Arria 10 GX FPGA izstrādes komplektam noklusējuma ierīce ir 10AX115S2F4I1SG.
9. Noklikšķiniet uz Ģenerēt Example dizains.

Dizaina sastādīšana un testēšana

Lai apkopotu un palaistu demonstrācijas testu aparatūrai, piemēram,ampdizains, veiciet šīs darbības:

1. Nodrošiniet aparatūru, piemampdizaina paaudze ir pabeigta.
2. Palaidiet programmatūru Intel Quartus Prime un atveriet .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Noklikšķiniet uz Apstrāde ➤ Sākt kompilāciju.
4. Pēc veiksmīgas apkopošanas .sof file tiek ģenerēts quartus/ output_files direktoriju.
5. Pievienojiet Bitec HDMI 2.0 FMC meitas karti Rev 11 ar iebūvēto FMC portu B (J2).
6. Pievienojiet Bitec FMC meitas kartes TX (P1) ārējam video avotam.
7. Pievienojiet Bitec FMC meitas kartes RX (P2) ārējai video izlietnei vai video analizatoram.
8. Pārliecinieties, vai visi izstrādes paneļa slēdži ir noklusējuma pozīcijā.
9. Konfigurējiet atlasīto Intel Arria 10 ierīci izstrādes platē, izmantojot ģenerēto .sof file (Rīki ➤ Programmētājs).
10. Analizatoram jāparāda video, kas ģenerēts no avota. Dizaina sastādīšana un testēšana

Saistītā informācija
Intel Arria 10 FPGA izstrādes komplekta lietotāja rokasgrāmata

HDMI PHY Intel FPGA IP dizains Example Parametri

1. tabula. HDMI PHY Intel FPGA IP dizains Example Parametri Intel Arria 10
Ierīces

Šīs opcijas ir pieejamas tikai Intel Arria 10 ierīcēm.

Parametrs	Vērtība	Apraksts
Pieejamais dizains Example
Izvēlieties Dizains	Arria 10 HDMI RX-TX atkārtota pārraide	Izvēlieties dizainu, piemample jāģenerē.

Dizains Piemample Files
Simulācija	Ieslēgts Izslēgts	Ieslēdziet šo opciju, lai ģenerētu nepieciešamo files simulācijas testa stendam.
Sintēze	Ieslēgts Izslēgts	Ieslēdziet šo opciju, lai ģenerētu nepieciešamo files Intel Quartus Prime apkopošanai un aparatūras demonstrācijai.

Ģenerēts HDL formāts
Ģenerēt File Formāts	Verilog, VHDL	Atlasiet vēlamo HDL formātu ģenerētajam dizainam, piemēram,ample filekomplekts. Piezīme: Šī opcija nosaka tikai ģenerētā augstākā līmeņa IP formātu files. Visas pārējās files (piemēram, piemample testbenches un augstākais līmenis files aparatūras demonstrācijai) ir Verilog HDL formātā.

Mērķa izstrādes komplekts
Izvēlieties dēli	Nav izstrādes komplekta,	Izvēlieties dēli mērķa dizainam, piemēramample.
	Arria 10 GX FPGA izstrādes komplekts, Pielāgots izstrādes komplekts	Nav izstrādes komplekta: šī opcija izslēdz visus dizaina aparatūras aspektus, piemēram,ample. IP kodols iestata visus tapu piešķiršanu virtuālajiem tapām. Arria 10 GX FPGA izstrādes komplekts: šī opcija automātiski atlasa projekta mērķa ierīci, lai tā atbilstu ierīcei šajā izstrādes komplektā. Varat mainīt mērķa ierīci, izmantojot Mainiet mērķa ierīci parametru, ja jūsu plates versijai ir cits ierīces variants. IP kodols iestata visus tapu piešķiršanu atbilstoši izstrādes komplektam.
		Pielāgots izstrādes komplekts: šī opcija ļauj izstrādāt, piemēram, dizainuampjātestē trešās puses izstrādes komplektā ar Intel FPGA. Jums, iespējams, būs pašam jāiestata piespraudes.

Mērķa ierīce
Mainiet mērķa ierīci	Ieslēgts Izslēgts	Ieslēdziet šo opciju un izvēlieties izstrādes komplektam vēlamo ierīces variantu.

HDMI 2.0 PHY dizains Example

HDMI PHY Intel FPGA IP dizains example demonstrē vienu HDMI eksemplāru paralēlo cilpu, kas sastāv no trim RX kanāliem un četriem TX kanāliem, kas darbojas ar datu pārraides ātrumu līdz 6 Gbps.

Ģenerētais HDMI PHY Intel FPGA IP dizains example ir tāds pats kā dizains example ģenerēts HDMI Intel FPGA IP kodolā. Tomēr šis dizains example izmanto jauno TX PHY, RX PHY un PHY arbitru, nevis pielāgoto RTL HDMI Intel FPGA IP kodola dizainā, piemēram,ample.

3. attēls. HDMI 2.0 PHY Design Example

Modulis	Apraksts
RX PHY	RX PHY atgūst seriālos HDMI datus un nosūta tos uz HDMI RX kodolu paralēlā formātā atkoptajos pulksteņa domēnos (rx_clk[2:0]). Dati tiek dekodēti video formātā

Modulis	Apraksts
	dati tiks izvadīti, izmantojot AXI4 straumes video. RX PHY arī nosūta vid_clk un ls_clk signālus uz HDMI RX kodolu, izmantojot PHY interfeisu.
HDMI TX kodols	HDMI TX kodols saņem AXI4 straumes video datus un kodē tos HDMI formāta paralēlos datos. HDMI TX kodols nosūta šos datus uz TX PHY.
HDMI RX kodols	IP saņem sērijas datus no RX PHY un veic datu izlīdzināšanu, kanālu novirzīšanu, TMDS dekodēšanu, papildu datu dekodēšanu, video datu dekodēšanu, audio datu dekodēšanu un atšifrēšanu.
TX PHY	Saņem un serializē paralēlos datus no HDMI TX kodola un izvada HDMI TMDS straumes. TX PHY ražo tx_clk HDMI TX kodolam. TX PHY arī ģenerē vid_clk un ls_clk un nosūta šos signālus uz HDMI TX kodolu, izmantojot PHY interfeisu.
IOPLL	Ģenerē 300 MHz AXI sērijas straumes pulksteni AXI4 straumes saskarnei.
I2C meistars	Lai konfigurētu dažādus PCB komponentus.

Aparatūras un programmatūras prasības

Intel izmanto šādu aparatūru un programmatūru, lai pārbaudītu dizainu, piemēramample.

Aparatūra

• Intel Arria 10 GX FPGA izstrādes komplekts
• HDMI avots (grafiskā procesora bloks (GPU))
• HDMI izlietne (monitors)
• Bitec HDMI FMC 2.0 meitas karte (11. versija)
• HDMI kabeļi

Programmatūra

• Intel Quartus Prime Pro Edition (aparatūras testēšanai)
• ModelSim* — Intel FPGA izdevums, ModelSim — Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (tikai Verilog HDL)/VCS MX vai Xcelium* paralēlais simulators

Direktoriju struktūra

Katalogi satur ģenerēto file HDMI Intel FPGA IP dizainam, piemample.

4. attēls. Kataloga struktūra dizainam Example

Pārkonfigurācijas secības plūsma

5. attēls. Vairāku ātrumu pārkonfigurācijas secības plūsma 

Attēlā parādīta kontrollera vairāku ātrumu pārkonfigurācijas secības plūsma, kad tas saņem ievades datu plūsmu un atsauces pulksteņa frekvenci vai kad raiduztvērējs ir atbloķēts.

Interfeisa signāli

Tabulās ir norādīti signāli HDMI PHY Intel FPGA IP dizainam, piemample.

3. tabula. Augstākā līmeņa signāli

Signāls	Virziens	Platums	Apraksts
Borta oscilatora signāls
clk_fpga_b3_p	Ievade	1	100 MHz brīvas darbības pulkstenis pamata atsauces pulkstenim
refclk_fmcb_p	Ievade	1	Fiksēta ātruma atsauces pulkstenis raiduztvērēja ieslēgšanas kalibrēšanai. Pēc noklusējuma tas ir 625 MHz, taču tam var būt jebkura frekvence

Lietotāja spiedpogas un gaismas diodes
cpu_resetn	Ievade	1	Globālā atiestatīšana
user_led_g	Izvade	2	Zaļš LED displejs

HDMI FMC meitas kartes tapas FMC portā B
fmcb_gbtclk_m2c_p_0	Ievade	1	HDMI RX TMDS pulkstenis
fmcb_dp_m2c_p	Ievade	3	HDMI RX sarkanie, zaļie un zilie datu kanāli • Bitec meitas kartes 11. redakcija — [0]: RX TMDS 1. kanāls (zaļš) — [1]: RX TMDS 2. kanāls (sarkans) — [2]: RX TMDS kanāls 0 (zils)
fmcb_dp_c2m_p	Izvade	4	HDMI TX pulkstenis, sarkani, zaļi un zili datu kanāli • Bitec meitas kartes 11. redakcija — [0]: TX TMDS 2. kanāls (sarkans) — [1]: TX TMDS 1. kanāls (zaļš) — [2]: TX TMDS kanāls 0 (zils) — [3]: TX TMDS pulksteņa kanāls
fmcb_la_rx_p_9	Ievade	1	HDMI RX +5V jaudas noteikšana
fmcb_la_rx_p_8	Ievade	1	HDMI RX karstā spraudņa noteikšana
fmcb_la_rx_n_8	Ievade	1	HDMI RX I2C SDA DDC un SCDC
fmcb_la_tx_p_10	Ievade	1	HDMI RX I2C SCL DDC un SCDC
fmcb_la_tx_p_12	Ievade	1	HDMI TX karstās spraudņa noteikšana
fmcb_la_tx_n_12	Ievade	1	HDMI I2C SDA DDC un SCDC
fmcb_la_rx_p_10	Ievade	1	HDMI I2C SCL DDC un SCDC
fmcb_la_tx_p_11	Ievade	1	HDMI I2C SDA atkārtota draivera vadībai
fmcb_la_rx_n_9	Ievade	1	HDMI I2C SCL atkārtota draivera vadībai

Pulksteņu shēma

Tālāk ir norādīta HDMI PHY Intel FPGA IP dizaina pulksteņa shēma, piemēramample:

• clk_fpga_b3_p ir 100 MHz fiksēta ātruma pulkstenis NIOS procesora un vadības funkciju darbināšanai. Ja norādītā frekvence ir pareiza, user_led_g[1] pārslēdzas uz katru sekundi.
• refclk_fmcb_p ir fiksēta ātruma atsauces pulkstenis raiduztvērēju ieslēgšanas kalibrēšanai. Pēc noklusējuma tas ir 625 MHz, taču tam var būt jebkura frekvence.
• fmcb_gbtclk_m2c_p_0 ir HDMI RX TMDS pulkstenis. Šis pulkstenis tiek izmantots arī HDMI TX raiduztvērēju vadīšanai. Ja piegādātā frekvence ir 148.5 MHz, user_led_g[0] pārslēdzas uz katru sekundi.

Aparatūras iestatīšana

HDMI PHY Intel FPGA IP dizains example ir iespējots HDMI 2.0b un veic cilpas demonstrāciju standarta HDMI video straumei.

Lai palaistu aparatūras pārbaudi, pievienojiet ierīci ar HDMI iespējotu ierīci, piemēram, grafisko karti ar HDMI interfeisu, ar HDMI RX savienotāju Bitec HDMI 2.0 meitas kartē, kas novirza datus uz raiduztvērēja RX bloku un HDMI RX.

1. HDMI izlietne dekodē portu standarta video straumē un nosūta to uz pulksteņa atkopšanas kodolu.
2. HDMI RX kodols atšifrē video, papildu un audio datus, lai tie tiktu atgriezti, izmantojot AXI4 straumes interfeisu, uz HDMI TX kodolu.
3. FMC meitas kartes HDMI avota ports pārraida attēlu uz monitoru.
4. Vienreiz nospiediet pogu cpu_resetn, lai veiktu sistēmas atiestatīšanu.
   Piezīme: Ja vēlaties izmantot citu Intel FPGA izstrādes plati, jums ir jāmaina ierīces un tapu piešķīrumi. Raiduztvērēja analogais iestatījums ir pārbaudīts Intel Arria 10 FPGA izstrādes komplektam un Bitec HDMI 2.0 meitas kartei. Jūs varat mainīt sava tāfeles iestatījumus.

Dokumentu pārskatīšanas vēsture HDMI PHY Intel
FPGA IP dizains Example Lietotāja rokasgrāmata

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2022.07.20	22.2	1.0.0	Sākotnējā izlaišana.

Dokumenti / Resursi

intel HDMI PHY FPGA IP dizains Example [pdfLietotāja rokasgrāmata HDMI PHY FPGA IP dizains Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP dizains Example, IP Design Exampgads, 732781

Atsauces

• Lietotāja rokasgrāmata