Intel HDMI PHY FPGA IP Design Example Podręcznik użytkownika

Projekt HDMI PHY Npample Przewodnik szybkiego startu dla urządzeń Intel® Arria® 10

Projekt HDMI PHY Intel® FPGA IP npampPlik dla urządzeń Intel Arria® 10 jest wyposażony w konstrukcję retransmisji HDMI 2.0 RX-TX, która obsługuje kompilację i testowanie sprzętu.
Podczas generowania projektu npampplik, edytor parametrów automatycznie tworzy plik files niezbędne do symulacji, kompilacji i testowania projektu w sprzęcie.

Rysunek 1. Etapy rozwoju

Informacje powiązane
Podręcznik użytkownika HDMI PHY Intel FPGA IP

Generowanie projektu

Użyj edytora parametrów HDMI PHY Intel FPGA IP w oprogramowaniu Intel Quartus® Prime, aby wygenerować projekt npamples.

Rysunek 2. Generowanie przepływu projektowania

1. Utwórz projekt ukierunkowany na rodzinę urządzeń Intel Arria 10 i wybierz żądane urządzenie.
2. W katalogu IP znajdź i kliknij dwukrotnie Protokoły interfejsów ➤ Audio i wideo ➤ HDMI TX PHY Intel FPGA IP (lub HDMI RX PHY Intel FPGA IP). Pojawi się okno Nowy wariant adresu IP lub Nowa odmiana adresu IP.
3. Podaj nazwę najwyższego poziomu dla niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmian IP w a file o nazwie .ip lub .qsys.
4. Kliknij OK. Pojawia się edytor parametrów.
   Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel
   Corporation lub jej spółki zależne. Firma Intel gwarantuje działanie swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, chyba że zostało to wyraźnie uzgodnione na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed skorzystaniem z jakichkolwiek opublikowanych informacji i złożeniem zamówienia na produkty lub usługi.
   Inne nazwy i marki mogą być własnością osób trzecich.
5. Na projekcie Example wybierz opcję Arria 10 HDMI RX-TX Retransmit.
6. Wybierz Simulation, aby wygenerować testbench, i wybierz Synthesis, aby wygenerować projekt sprzętu, npample.
   Musisz wybrać co najmniej jedną z tych opcji, aby wygenerować projekt npample files.
   Jeśli wybierzesz oba, czas generowania będzie dłuższy.
7. Do generowania File Formatuj, wybierz Verilog lub VHDL.
8. W przypadku docelowego zestawu rozwojowego wybierz opcję Intel Arria 10 GX FPGA Development
   Zestaw. Jeśli wybierzesz zestaw deweloperski, urządzenie docelowe zmieni się, aby dopasować je do urządzenia na płycie docelowej. W przypadku zestawu rozwojowego Intel Arria 10 GX FPGA domyślnym urządzeniem jest 10AX115S2F4I1SG.
9. Kliknij Generuj Exampprojekt.

Kompilowanie i testowanie projektu

Aby skompilować i uruchomić test demonstracyjny na sprzęcie example design, wykonaj następujące kroki:

1. Upewnij się, że sprzęt exampGenerowanie projektu le jest zakończone.
2. Uruchom oprogramowanie Intel Quartus Prime i otwórz plik .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Kliknij Przetwarzanie ➤ Rozpocznij kompilację.
4. Po udanej kompilacji plik .sof file jest generowany w kwarcu/wyjściu_files katalog.
5. Podłącz kartę-córkę Bitec HDMI 2.0 FMC Rev 11 do wbudowanego portu FMC B (J2).
6. Podłącz TX (P1) karty córki Bitec FMC do zewnętrznego źródła wideo.
7. Podłącz RX (P2) karty córki Bitec FMC do zewnętrznego zlewu wideo lub analizatora wideo.
8. Upewnij się, że wszystkie przełączniki na płycie rozwojowej znajdują się w położeniu domyślnym.
9. Skonfiguruj wybrane urządzenie Intel Arria 10 na płycie rozwojowej, korzystając z wygenerowanego pliku .sof file (Narzędzia ➤ Programista).
10. Analizator powinien wyświetlić wideo wygenerowane ze źródła. Kompilowanie i testowanie projektu

Informacje powiązane
Podręcznik użytkownika zestawu deweloperskiego Intel Arria 10 FPGA

HDMI PHY Intel FPGA IP Design Example Parametry

Tabela 1. HDMI PHY Intel FPGA IP Design Example Parametry dla Intel Arria 10
Urządzenia

Opcje te są dostępne tylko dla urządzeń Intel Arria 10.

Parametr	Wartość	Opis
Dostępny projekt Example
Wybierz projekt	Retransmisja Arria 10 HDMI RX-TX	Wybierz projekt npampplik do wygenerowania.

Projekt Example Files
Symulacja	Włącz, wyłącz	Włącz tę opcję, aby wygenerować niezbędne files dla stanowiska testowego do symulacji.
Synteza	Włącz, wyłącz	Włącz tę opcję, aby wygenerować niezbędne files do kompilacji Intel Quartus Prime i demonstracji sprzętu.

Wygenerowany format HDL
Spowodować File Format	Verilog, VHDL	Wybierz preferowany format HDL dla wygenerowanego projektu, npample fileustawić. Notatka: Ta opcja określa tylko format wygenerowanego adresu IP najwyższego poziomu files. Wszystkie inne files (npample testbenches i najwyższy poziom files do demonstracji sprzętu) są w formacie Verilog HDL.

Zestaw rozwojowy celu
Wybierz tablicę	Brak zestawu rozwojowego,	Wybierz płytkę dla docelowego projektu, npample.
	Zestaw deweloperski Arria 10 GX FPGA, Niestandardowy zestaw rozwojowy	Brak zestawu rozwojowego: Ta opcja wyklucza wszystkie aspekty sprzętowe projektu, npample. Rdzeń IP ustawia wszystkie przypisania pinów na piny wirtualne. Zestaw deweloperski Arria 10 GX FPGA: Ta opcja automatycznie wybiera urządzenie docelowe projektu, aby pasowało do urządzenia znajdującego się w tym zestawie deweloperskim. Możesz zmienić urządzenie docelowe za pomocą Zmień urządzenie docelowe parametr, jeśli twoja wersja płyty ma inny wariant urządzenia. Rdzeń IP ustawia wszystkie przypisania pinów zgodnie z zestawem rozwojowym.
		Niestandardowy zestaw deweloperski: Ta opcja umożliwia projektowanie npampplik do przetestowania na zestawie programistycznym innej firmy z układem Intel FPGA. Może być konieczne samodzielne ustawienie przypisań pinów.

Urządzenie docelowe
Zmień urządzenie docelowe	Włącz, wyłącz	Włącz tę opcję i wybierz preferowany wariant urządzenia dla zestawu deweloperskiego.

Konstrukcja HDMI 2.0 PHY Npample

Projekt HDMI PHY Intel FPGA IP npampplik przedstawia jedną równoległą pętlę zwrotną HDMI składającą się z trzech kanałów RX i czterech kanałów TX, działającą z szybkością transmisji danych do 6 Gb/s.

Wygenerowany projekt HDMI PHY Intel FPGA IP example jest taki sam jak projekt npampplik wygenerowany w rdzeniu HDMI Intel FPGA IP. Jednak ten projekt npample wykorzystuje nowy arbiter TX PHY, RX PHY i PHY zamiast niestandardowego RTL w konstrukcji rdzenia IP HDMI Intel FPGA IPample.

Rysunek 3. Projekt HDMI 2.0 PHY Przykładample

Moduł	Opis
RX FI	RX PHY odzyskuje dane szeregowe HDMI i wysyła je do rdzenia HDMI RX w formacie równoległym w odzyskanych domenach zegara (rx_clk[2:0]). Dane są dekodowane do postaci wideo

Moduł	Opis
	dane przesyłane za pośrednictwem strumienia wideo AXI4. RX PHY wysyła również sygnały vid_clk i ls_clk do rdzenia HDMI RX poprzez interfejs PHY.
Rdzeń HDMI TX	Rdzeń HDMI TX odbiera dane wideo ze strumienia AXI4 i koduje je do danych równoległych w formacie HDMI. Rdzeń HDMI TX wysyła te dane do TX PHY.
Rdzeń HDMI RX	IP odbiera dane szeregowe z RX PHY i wykonuje wyrównanie danych, korekcję kanału, dekodowanie TMDS, dekodowanie danych pomocniczych, dekodowanie danych wideo, dekodowanie danych audio i dekodowanie.
TX FI	Odbiera i serializuje dane równoległe z rdzenia HDMI TX i wysyła strumienie HDMI TMDS. TX PHY wytwarza tx_clk dla rdzenia HDMI TX. TX PHY generuje również vid_clk i ls_clk i wysyła te sygnały do ​​rdzenia HDMI TX poprzez interfejs PHY.
IOPLL	Generuje zegar strumienia szeregowego AXI o częstotliwości 300 MHz dla interfejsu strumienia AXI4.
Mistrz I2C	Aby skonfigurować różne komponenty PCB.

Wymagania sprzętowe i programowe

Firma Intel używa następującego sprzętu i oprogramowania do testowania projektu, npample.

Sprzęt komputerowy

• Zestaw rozwojowy Intel Arria 10 GX FPGA
• Źródło HDMI (procesor graficzny (GPU)
• Zlew HDMI (monitor)
• Karta rozszerzenia Bitec HDMI FMC 2.0 (wersja 11)
• Kable HDMI

Oprogramowanie

• Intel Quartus Prime Pro Edition (do testowania sprzętu)
• ModelSim* – edycja Intel FPGA, ModelSim – edycja Intel FPGA Starter, NCSim,
  Riviera-PRO*, VCS* (tylko Verilog HDL)/VCS MX lub Xcelium* Symulator równoległy

Struktura katalogów

Katalogi zawierają wygenerowane file dla projektu HDMI Intel FPGA IP npample.

Rysunek 4. Struktura katalogów dla Design Example

Przebieg sekwencji rekonfiguracji

Rysunek 5. Przebieg sekwencji rekonfiguracji z wieloma szybkościami 

Figura ilustruje przepływ sekwencji rekonfiguracji wieloszybkościowej kontrolera, gdy odbiera on strumień danych wejściowych i częstotliwość zegara odniesienia, lub gdy transceiver jest odblokowany.

Sygnały interfejsu

W tabelach wymieniono sygnały dla projektu HDMI PHY Intel FPGA IP, npample.

Tabela 3. Sygnały najwyższego poziomu

Sygnał	Kierunek	Szerokość	Opis
Pokładowy sygnał oscylatora
clk_fpga_b3_p	Wejście	1	Wolny zegar 100 MHz dla zegara odniesienia rdzenia
refclk_fmcb_p	Wejście	1	Zegar referencyjny o stałej częstotliwości do kalibracji transiwera po włączeniu zasilania. Domyślnie jest to 625 MHz, ale może mieć dowolną częstotliwość

Przyciski użytkownika i diody LED
reset_cpu	Wejście	1	Globalny reset
użytkownik_led_g	Wyjście	2	Zielony wyświetlacz LED

Piny karty rozszerzenia HDMI FMC na porcie B FMC
fmcb_gbtclk_m2c_p_0	Wejście	1	Zegar HDMI RX TMDS
fmcb_dp_m2c_p	Wejście	3	Kanały danych HDMI RX czerwony, zielony i niebieski • Karta córka Bitec wersja 11 — [0]: RX TMDS kanał 1 (zielony) — [1]: RX TMDS kanał 2 (czerwony) — [2]: RX TMDS kanał 0 (niebieski)
fmcb_dp_c2m_p	Wyjście	4	Zegar HDMI TX, kanały danych czerwony, zielony i niebieski • Karta córka Bitec wersja 11 — [0]: TX TMDS kanał 2 (czerwony) — [1]: TX TMDS kanał 1 (zielony) — [2]: TX TMDS kanał 0 (niebieski) — [3]: Kanał zegara TX TMDS
fmcb_la_rx_p_9	Wejście	1	Wykrywanie zasilania HDMI RX +5 V
fmcb_la_rx_p_8	Wejście	1	Wykrywanie gorącej wtyczki HDMI RX
fmcb_la_rx_n_8	Wejście	1	HDMI RX I2C SDA dla DDC i SCDC
fmcb_la_tx_p_10	Wejście	1	HDMI RX I2C SCL dla DDC i SCDC
fmcb_la_tx_p_12	Wejście	1	Wykrywanie gorącej wtyczki HDMI TX
fmcb_la_tx_n_12	Wejście	1	HDMI I2C SDA dla DDC i SCDC
fmcb_la_rx_p_10	Wejście	1	HDMI I2C SCL dla DDC i SCDC
fmcb_la_tx_p_11	Wejście	1	HDMI I2C SDA do sterowania przesterem
fmcb_la_rx_n_9	Wejście	1	HDMI I2C SCL do sterowania przesterem

Schemat taktowania

Poniżej znajduje się schemat taktowania projektu HDMI PHY Intel FPGA IP exampna:

• clk_fpga_b3_p to zegar o stałej częstotliwości 100 MHz do obsługi procesora NIOS i funkcji sterujących. Jeśli dostarczona częstotliwość jest prawidłowa, parametr user_led_g[1] przełącza się co sekundę.
• refclk_fmcb_p to zegar referencyjny o stałej częstotliwości do kalibracji transceiverów po włączeniu zasilania. Domyślnie jest to 625 MHz, ale może mieć dowolną częstotliwość.
• fmcb_gbtclk_m2c_p_0 to zegar TMDS dla HDMI RX. Zegar ten jest również używany do sterowania transceiverami HDMI TX. Jeśli dostarczana częstotliwość wynosi 148.5 MHz, parametr user_led_g[0] przełącza się co sekundę.

Konfiguracja sprzętu

Projekt HDMI PHY Intel FPGA IP npample obsługuje standard HDMI 2.0b i przeprowadza demonstrację w pętli dla standardowego strumienia wideo HDMI.

Aby przeprowadzić test sprzętu, podłącz urządzenie obsługujące HDMI, takie jak karta graficzna z interfejsem HDMI, do złącza HDMI RX na karcie córki Bitec HDMI 2.0, które przekieruje dane do bloku RX transiwera i HDMI RX.

1. Zlew HDMI dekoduje port do standardowego strumienia wideo i wysyła go do rdzenia odzyskiwania zegara.
2. Rdzeń HDMI RX dekoduje dane wideo, pomocnicze i audio, które mają być zapętlone z powrotem poprzez interfejs strumieniowy AXI4 do rdzenia HDMI TX.
3. Port źródłowy HDMI karty córki FMC przesyła obraz do monitora.
4. Naciśnij raz przycisk cpu_resetn, aby wykonać reset systemu.
   Notatka: Jeśli chcesz użyć innej płyty rozwojowej Intel FPGA, musisz zmienić przypisania urządzeń i pinów. Ustawienie analogowe nadajnika-odbiornika jest testowane dla zestawu deweloperskiego Intel Arria 10 FPGA i karty córki Bitec HDMI 2.0. Możesz modyfikować ustawienia dla własnej tablicy.

Historia wersji dokumentu dla HDMI PHY Intel
Projektowanie FPGA IP Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2022.07.20	22.2	1.0.0	Pierwsze wydanie.

Dokumenty / Zasoby

Intel HDMI PHY FPGA IP Design Example [plik PDF] Instrukcja użytkownika HDMI PHY FPGA Projekt IP Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Exampplik, FPGA IP Design Example, IP Design Example, 732781

Odniesienia

• Instrukcja obsługi