英特爾 HDMI PHY FPGA IP 設計實例amp用戶指南

HDMI PHY 設計實例amp英特爾® Arria® 10 設備快速入門指南

HDMI PHY 英特爾® FPGA IP 設計實例amp用於英特爾 Arria® 10 設備的文件具有支持編譯和硬件測試的 HDMI 2.0 RX-TX 重傳設計。
當您生成設計前ampLE，參數編輯器自動創建 file在硬件中模擬、編譯和測試設計是必需的。

圖 1. 開發步驟

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HDMI PHY Intel FPGA IP 用戶指南

生成設計

使用英特爾 Quartus® Prime 軟件中的 HDMI PHY 英特爾 FPGA IP 參數編輯器生成設計實例amp萊斯。

圖 2. 生成設計流程

1. 創建一個針對英特爾 Arria 10 設備系列的項目並選擇所需的設備。
2. 在 IP 目錄中，找到並雙擊 Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP（或 HDMI RX PHY Intel FPGA IP）。 出現新 IP 變體或新 IP 變體窗口。
3. 為您的自定義 IP 變體指定頂級名稱。 參數編輯器將 IP 變化設置保存在一個 file 命名為 .ip 或 .qsys。
4. 單擊確定。 出現參數編輯器。
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   公司或其子公司。 英特爾保證其 FPGA 和半導體產品的性能符合英特爾的標准保證，符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何已發布的信息以及下訂單購買產品或服務之前獲取最新版本的設備規格。
   其他名稱和品牌可能被聲稱為其他人的財產。
5. 關於設計實例ample 選項卡，選擇 Arria 10 HDMI RX-TX Retransmit。
6. 選擇Simulation生成testbench，選擇Synthesis生成hardware design examp勒。
   您必須至少選擇這些選項之一才能生成設計示例ample files.
   如果兩者都選擇，則生成時間較長。
7. 對於生成 File 格式，選擇Verilog或VHDL。
8. 對於 Target Development Kit，選擇 Intel Arria 10 GX FPGA Development
   成套工具。 如果您選擇開發套件，則目標設備會更改以匹配目標板上的設備。 對於英特爾 Arria 10 GX FPGA 開發套件，默認設備為 10AX115S2F4I1SG。
9. 單擊生成示例amp樂設計。

編譯和測試設計

在硬件 ex 上編譯和運行演示測試ample 設計，請按照下列步驟操作：

1. 確保硬件防爆ample 設計生成完成。
2. 啟動 Intel Quartus Prime 軟件並打開 .qpf file：/quartus/a10_hdmi2_demo.qpf
3. 單擊處理 ➤ 開始編譯。
4. 編譯成功後，一個.sof file 在quartus/output_中生成file目錄。
5. 將 Bitec HDMI 2.0 FMC 子卡 Rev 11 連接到板載 FMC 端口 B (J2)。
6. 將 Bitec FMC 子卡的 TX (P1) 連接到外部視頻源。
7. 將 Bitec FMC 子卡的 RX (P2) 連接到外部視頻接收器或視頻分析儀。
8. 確保開發板上的所有開關都處於默認位置。
9. 使用生成的 .sof 在開發板上配置選定的英特爾 Arria 10 設備 file （工具 ➤ 程序員）。
10. 分析儀應顯示從源生成的視頻。 編譯和測試設計

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英特爾 Arria 10 FPGA 開發套件用戶指南

HDMI PHY 英特爾 FPGA IP 設計實例amp文件參數

表 1. HDMI PHY 英特爾 FPGA IP 設計示例amp英特爾 Arria 10 的文件參數
裝置

這些選項僅適用於 Intel Arria 10 器件。

範圍	價值	描述
可用的設計實例ample
選擇設計	Arria 10 HDMI RX-TX 重傳	選擇設計前amp要生成的文件。

設計防爆ample Files
模擬	開關	打開此選項以生成必要的 files 為模擬測試平台。
合成	開關	打開此選項以生成必要的 files 用於 Intel Quartus Prime 編譯和硬件演示。

生成的 HDL 格式
產生 File 格式	語言、VHDL	為生成的設計示例選擇您喜歡的 HDL 格式ample file放。 筆記： 此選項僅確定生成的頂級 IP 的格式 file秒。 所有其他 file小號（例如，前ample testbenches 和頂層 file用於硬件演示的 s）採用 Verilog HDL 格式。

目標開發套件
選擇董事會	沒有開發工具包，	為目標設計前選擇電路板amp勒。
	Arria 10 GX FPGA 開發套件， 定制開發套件	無開發工具包：此選項排除了設計前的所有硬件方面amp樂。 IP 內核將所有管腳分配設置為虛擬管腳。 Arria 10 GX FPGA 開發套件：此選項自動選擇項目的目標設備以匹配此開發套件上的設備。 您可以使用更改目標設備 更改目標設備 如果您的電路板版本具有不同的設備變體，則為參數。 IP 核根據開發套件設置所有管腳分配。
		Custom Development Kit：此選項允許設計前amp文件將在帶有英特爾 FPGA 的第三方開發套件上進行測試。 您可能需要自行設置引腳分配。

目標設備
更改目標設備	開關	打開此選項並為開發套件選擇首選設備變體。

HDMI 2.0 PHY 設計實例ample

HDMI PHY 英特爾 FPGA IP 設計實例ample 演示了一個 HDMI 實例並行環回，包括三個 RX 通道和四個 TX 通道，以高達 6 Gbps 的數據速率運行。

生成的 HDMI PHY Intel FPGA IP design example和design ex一樣amp文件在 HDMI 英特爾 FPGA IP 核中生成。 然而，這個設計前ample 在 HDMI Intel FPGA IP core design ex 中使用新的 TX PHY、RX PHY 和 PHY 仲裁器而不是自定義 RTLamp勒。

圖 3. HDMI 2.0 PHY 設計示例ample

模組	描述
接收物理層	RX PHY 恢復串行 HDMI 數據，並在恢復的時鐘域 (rx_clk[2:0]) 上以並行格式將其發送到 HDMI RX 內核。 數據被解碼成視頻

模組	描述
	要通過 AXI4 流視頻輸出的數據。 RX PHY 還通過 PHY 接口向 HDMI RX 內核發送 vid_clk 和 ls_clk 信號。
HDMI TX核心	HDMI TX 內核接收 AXI4 流視頻數據並將其編碼為 HDMI 格式並行數據。 HDMI TX 內核將此數據發送到 TX PHY。
HDMI 接收核心	IP 接收來自 RX PHY 的串行數據並執行數據對齊、通道去偏移、TMDS 解碼、輔助數據解碼、視頻數據解碼、音頻數據解碼和解擾。
發射物理層	接收并序列化來自 HDMI TX 內核的並行數據，並輸出 HDMI TMDS 流。 TX PHY 為 HDMI TX 內核生成 tx_clk。 TX PHY 還生成 vid_clk 和 ls_clk，並通過 PHY 接口將這些信號發送到 HDMI TX 內核。
IOPLL	為 AXI300 流接口生成 4 MHz AXI 串行流時鐘。
I2C 主機	配置各種PCB組件。

硬體和軟體需求

Intel 使用以下硬件和軟件來測試 design examp勒。

硬體

• 英特爾 Arria 10 GX FPGA 開發套件
• HDMI 源（圖形處理器 (GPU)
• HDMI 接收器（顯示器）
• Bitec HDMI FMC 2.0 子卡（修訂版 11）
• HDMI 電纜

軟體

• 英特爾 Quartus Prime 專業版（用於硬件測試）
• ModelSim* – 英特爾 FPGA 版、ModelSim – 英特爾 FPGA 入門版、NCSim、
  Riviera-PRO*、VCS*（僅限 Verilog HDL）/VCS MX 或 Xcelium* 並行模擬器

目錄結構

目錄包含生成的 file 用於 HDMI 英特爾 FPGA IP 設計前amp勒。

圖 4. Design Ex 的目錄結構ample

重配置序列流

圖 5. 多速率重配置序列流 

該圖說明了控制器在接收到輸入數據流和參考時鐘頻率時，或收發器解鎖時的多速率重配置序列流。

接口信號

下表列出了 HDMI PHY Intel FPGA IP design ex 的信號amp勒。

表 3. 頂層信號

訊號	方向	寬度	描述
板載振盪器信號
時鐘_fpga_b3_p	輸入	1	用於內核參考時鐘的 100 MHz 自由運行時鐘
refclk_fmcb_p	輸入	1	用於收發器上電校準的固定速率參考時鐘。 默認為 625 MHz，但可以是任何頻率

用戶按鈕和 LED
cpu_resetn	輸入	1	全局重置
user_led_g	輸出	2	綠色LED顯示屏

FMC 端口 B 上的 HDMI FMC 子卡引腳
fmcb_gbtclk_m2c_p_0	輸入	1	HDMI RX TMDS 時鐘
fmcb_dp_m2c_p	輸入	3	HDMI RX 紅綠藍數據通道 • Bitec 子卡修訂版 11 — [0]：RX TMDS 通道 1（綠色） — [1]：RX TMDS 通道 2（紅色） — [2]：RX TMDS 通道 0（藍色）
fmcb_dp_c2m_p	輸出	4	HDMI TX 時鐘、紅色、綠色和藍色數據通道 • Bitec 子卡修訂版 11 — [0]：TX TMDS 通道 2（紅色） — [1]：TX TMDS 通道 1（綠色） — [2]：TX TMDS 通道 0（藍色） — [3]：TX TMDS 時鐘通道
fmcb_la_rx_p_9	輸入	1	HDMI RX +5V 電源檢測
fmcb_la_rx_p_8	輸入	1	HDMI RX 熱插拔檢測
fmcb_la_rx_n_8	輸入	1	用於 DDC 和 SCDC 的 HDMI RX I2C SDA
fmcb_la_tx_p_10	輸入	1	用於 DDC 和 SCDC 的 HDMI RX I2C SCL
fmcb_la_tx_p_12	輸入	1	HDMI TX 熱插拔檢測
fmcb_la_tx_n_12	輸入	1	用於 DDC 和 SCDC 的 HDMI I2C SDA
fmcb_la_rx_p_10	輸入	1	用於 DDC 和 SCDC 的 HDMI I2C SCL
fmcb_la_tx_p_11	輸入	1	用於轉接驅動器控制的 HDMI I2C SDA
fmcb_la_rx_n_9	輸入	1	用於轉接驅動器控制的 HDMI I2C SCL

計時方案

以下是HDMI PHY Intel FPGA IP design ex的時鐘方案amp樂：

• clk_fpga_b3_p 是一個 100 MHz 固定速率時鐘，用於運行 NIOS 處理器和控制功能。 如果提供的頻率正確，則 user_led_g[1] 每秒切換一次。
• refclk_fmcb_p 是用於收發器上電校準的固定速率參考時鐘。 默認情況下為 625 MHz，但可以是任何頻率。
• fmcb_gbtclk_m2c_p_0 是 HDMI RX 的 TMDS 時鐘。 該時鐘還用於驅動 HDMI TX 收發器。 如果提供的頻率為 148.5 MHz，則 user_led_g[0] 每秒切換一次。

硬體設定

HDMI PHY 英特爾 FPGA IP 設計實例ample 支持 HDMI 2.0b 並執行標準 HDMI 視頻流的環通演示。

要運行硬件測試，請將支持 HDMI 的設備（例如帶有 HDMI 接口的顯卡）連接到 Bitec HDMI 2.0 子卡上的 HDMI RX 連接器，這會將數據路由到收發器 RX 模塊和 HDMI RX。

1. HDMI 接收器將端口解碼為標準視頻流，並將其發送到時鐘恢復核心。
2. HDMI RX 內核解碼視頻、輔助和音頻數據，通過 AXI4 流接口環回 HDMI TX 內核。
3. FMC 子卡的 HDMI 源端口將圖像傳輸到監視器。
4. 按一次 cpu_resetn 按鈕執行系統重置。
   筆記： 如果您想使用另一個 Intel FPGA 開發板，您必須更改設備分配和引腳分配。 收發器模擬設置針對英特爾 Arria 10 FPGA 開發套件和 Bitec HDMI 2.0 子卡進行了測試。 您可以修改自己的板的設置。

Intel HDMI PHY 的文檔修訂歷史
FPGA IP 設計實例amp用戶指南

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
2022.07.20	22.2	1.0.0	初次發布。

文件/資源

英特爾 HDMI PHY FPGA IP 設計實例ample [pdf] 使用者指南 HDMI PHY FPGA IP 設計實例ample, HDMI PHY, FPGA IP 設計實例ample, HDMI PHY IP 設計實例ample, FPGA IP 設計實例ample，IP設計Examp樂，732781

參考

• 使用者手冊