intel HDMI PHY FPGA IP Design Esample Guida per l'utente

HDMI PHY Design esample Guida introduttiva per i dispositivi Intel® Arria® 10

Il design HDMI PHY Intel® FPGA IP esample per i dispositivi Intel Arria® 10 presenta un design di ritrasmissione RX-TX HDMI 2.0 che supporta la compilazione e il test dell'hardware.
Quando generi un design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.

Figura 1. Fasi di sviluppo

Informazioni correlate
HDMI PHY Intel FPGA IP Guida per l'utente

Generazione del disegno

Utilizzare l'editor di parametri IP HDMI PHY Intel FPGA nel software Intel Quartus® Prime per generare il progetto esampmeno.

Figura 2. Generazione del flusso di progettazione

1. Crea un progetto destinato alla famiglia di dispositivi Intel Arria 10 e seleziona il dispositivo desiderato.
2. Nel Catalogo IP, individuare e fare doppio clic su Protocolli di interfaccia ➤ Audio e video ➤ HDMI TX PHY Intel FPGA IP (o HDMI RX PHY Intel FPGA IP). Viene visualizzata la finestra Nuova variante IP o Nuova variante IP.
3. Specifica un nome di primo livello per la tua variante IP personalizzata. L'editor dei parametri salva le impostazioni della variazione IP in a file denominato .ip o .qsys.
4. Fare clic su OK. Viene visualizzato l'editor dei parametri.
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   Corporation o sue controllate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
   Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.
5. Sul design esampscheda le, selezionare Arria 10 HDMI RX-TX Retransmit.
6. Selezionare Simulazione per generare il banco di prova e selezionare Sintesi per generare il progetto hardware esamplui.
   Devi selezionare almeno una di queste opzioni per generare il disegno esample files.
   Se selezioni entrambi, il tempo di generazione è più lungo.
7. Per Genera File Formatta, seleziona Verilog o VHDL.
8. Per Target Development Kit, seleziona Intel Arria 10 GX FPGA Development
   Kit. Se selezioni un kit di sviluppo, il dispositivo di destinazione cambia per corrispondere al dispositivo sulla scheda di destinazione. Per il kit di sviluppo FPGA Intel Arria 10 GX, il dispositivo predefinito è 10AX115S2F4I1SG.
9. Fare clic su Genera esampil Design.

Compilazione e test del progetto

Per compilare ed eseguire un test dimostrativo sull'hardware esample design, segui questi passaggi:

1. Garantire hardware esampla generazione del design è completa.
2. Avvia il software Intel Quartus Prime e apri il file .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Fare clic su Elaborazione ➤ Avvia compilazione.
4. Dopo la corretta compilazione, un file .sof file è generato in quartus/ output_filedirectory s.
5. Collegare Bitec HDMI 2.0 FMC Daughter Card Rev 11 alla porta FMC integrata B (J2).
6. Collegare il TX (P1) della scheda figlia Bitec FMC ad una sorgente video esterna.
7. Collegare l'RX (P2) della scheda figlia Bitec FMC a un video sink o analizzatore video esterno.
8. Assicurarsi che tutti gli interruttori sulla scheda di sviluppo siano nella posizione predefinita.
9. Configura il dispositivo Intel Arria 10 selezionato sulla scheda di sviluppo utilizzando il file .sof generato file (Strumenti ➤ Programmatore).
10. L'analizzatore dovrebbe visualizzare il video generato dalla sorgente. Compilazione e test del progetto

Informazioni correlate
Guida per l'utente del kit di sviluppo FPGA Intel Arria 10

HDMI PHY Intel FPGA IP Design esample Parametri

Tabella 1. HDMI PHY Intel FPGA IP Design Example Parametri per Intel Arria 10
Dispositivi

Queste opzioni sono disponibili solo per i dispositivi Intel Arria 10.

Parametro	Valore	Descrizione
Design disponibile esample
Seleziona Design	Ritrasmissione Arria 10 HDMI RX-TX	Seleziona il design esampfile da generare.

Design esample Files
Simulazione	Acceso, spento	Attiva questa opzione per generare il file necessario files per il banco di prova di simulazione.
Sintesi	Acceso, spento	Attiva questa opzione per generare il file necessario files per la compilazione di Intel Quartus Prime e la dimostrazione dell'hardware.

Formato HDL generato
Generare File Formato	Verlog, VHDL	Seleziona il tuo formato HDL preferito per il design generato esample fileimpostato. Nota: Questa opzione determina solo il formato per l'IP di primo livello generato fileS. Tutti gli altri files (esample banchi prova e di primo livello files per la dimostrazione dell'hardware) sono in formato Verilog HDL.

Kit di sviluppo del bersaglio
Seleziona Consiglio	Nessun kit di sviluppo,	Seleziona la scheda per il design mirato esamplui.
	Kit di sviluppo FPGA Arria 10 GX, Kit di sviluppo personalizzato	Nessun kit di sviluppo: questa opzione esclude tutti gli aspetti hardware per la progettazione, ad esample. Il core IP imposta tutte le assegnazioni dei pin su pin virtuali. Arria 10 GX FPGA Development Kit: questa opzione seleziona automaticamente il dispositivo di destinazione del progetto in modo che corrisponda al dispositivo su questo kit di sviluppo. È possibile modificare il dispositivo di destinazione utilizzando il file Cambia dispositivo di destinazione parametro se la tua revisione della scheda ha una variante del dispositivo diversa. Il core IP imposta tutte le assegnazioni dei pin in base al kit di sviluppo.
		Kit di sviluppo personalizzato: questa opzione consente la progettazione esampfile da testare su un kit di sviluppo di terze parti con un FPGA Intel. Potrebbe essere necessario impostare autonomamente le assegnazioni dei pin.

Dispositivo di destinazione
Cambia dispositivo di destinazione	Acceso, spento	Attiva questa opzione e seleziona la variante del dispositivo preferita per il kit di sviluppo.

HDMI 2.0 PHY Design Esample

Il design IP HDMI PHY Intel FPGA example mostra un loopback parallelo di un'istanza HDMI comprendente tre canali RX e quattro canali TX, operanti a velocità dati fino a 6 Gbps.

Il design IP HDMI PHY Intel FPGA generato example è lo stesso del design example generato nel core HDMI Intel FPGA IP. Tuttavia, questo design example utilizza il nuovo TX PHY, RX PHY e PHY arbiter invece di RTL personalizzato nel design del core IP HDMI Intel FPGA examplui.

Figura 3. Progettazione PHY HDMI 2.0 Esample

Modulo	Descrizione
RX FIS	RX PHY recupera i dati HDMI seriali e li invia al core HDMI RX in formato parallelo sui domini di clock recuperati (rx_clk[2:0]). I dati vengono decodificati in video

Modulo	Descrizione
	dati da emettere tramite AXI4-stream video. RX PHY invia anche segnali vid_clk e ls_clk al core HDMI RX tramite l'interfaccia PHY.
Nucleo TX HDMI	Il core HDMI TX riceve dati video in streaming AXI4 e li codifica in dati paralleli in formato HDMI. Il core HDMI TX invia questi dati al TX PHY.
Nucleo RX HDMI	L'IP riceve i dati seriali dall'RX PHY ed esegue l'allineamento dei dati, il raddrizzamento dei canali, la decodifica TMDS, la decodifica dei dati ausiliari, la decodifica dei dati video, la decodifica dei dati audio e il descrambling.
FISICO TX	Riceve e serializza i dati paralleli dal core HDMI TX ed emette flussi HDMI TMDS. Il TX PHY produce tx_clk per il core HDMI TX. Il TX PHY genera anche vid_clk e ls_clk e invia questi segnali al core HDMI TX tramite l'interfaccia PHY.
IOPLL	Genera un clock di flusso seriale AXI a 300 MHz per l'interfaccia AXI4-stream.
Maestro I2C	Per configurare i vari componenti del PCB.

Requisiti hardware e software

Intel utilizza il seguente hardware e software per testare il design, ad esamplui.

Hardware

• Kit di sviluppo FPGA Intel Arria 10 GX
• Sorgente HDMI (unità di elaborazione grafica (GPU)
• Dissipatore HDMI (monitor)
• Scheda figlia Bitec HDMI FMC 2.0 (revisione 11)
• Cavi HDMI

Software

• Intel Quartus Prime Pro Edition (per test hardware)
• ModelSim* – Edizione Intel FPGA, ModelSim – Edizione Intel FPGA Starter, NCSim,
  Riviera-PRO*, VCS* (solo Verilog HDL)/VCS MX o Xcelium* Simulatore parallelo

Struttura Directory

Le directory contengono il file generato file per il design HDMI Intel FPGA IP esamplui.

Figura 4. Struttura delle directory per il progetto esample

Flusso della sequenza di riconfigurazione

Figura 5. Flusso della sequenza di riconfigurazione multi-frequenza 

La figura illustra il flusso della sequenza di riconfigurazione multi-rate del controller quando riceve il flusso di dati in ingresso e la frequenza di clock di riferimento o quando il ricetrasmettitore è sbloccato.

Segnali di interfaccia

Le tabelle elencano i segnali per HDMI PHY Intel FPGA IP design examplui.

Tabella 3. Segnali di primo livello

Segnale	Direzione	Larghezza	Descrizione
Segnale dell'oscillatore integrato
clk_fpga_b3_p	Ingresso	1	Clock di funzionamento libero da 100 MHz per il clock di riferimento del core
refclk_fmcb_p	Ingresso	1	Orologio di riferimento a frequenza fissa per la calibrazione all'accensione del ricetrasmettitore. È 625 MHz per impostazione predefinita, ma può essere di qualsiasi frequenza

Pulsanti utente e LED
cpu_resetn	Ingresso	1	Ripristino globale
utente_led_g	Produzione	2	Display a LED verde

Pin della scheda figlia HDMI FMC sulla porta FMC B
fmcb_gbtclk_m2c_p_0	Ingresso	1	Orologio HDMI RX TMDS
fmcb_dp_m2c_p	Ingresso	3	Canali dati HDMI RX rosso, verde e blu • Scheda figlia Bitec revisione 11 — [0]: Canale RX TMDS 1 (verde) — [1]: Canale RX TMDS 2 (rosso) — [2]: Canale RX TMDS 0 (blu)
fmcb_dp_c2m_p	Produzione	4	Orologio HDMI TX, canali dati rosso, verde e blu • Scheda figlia Bitec revisione 11 — [0]: Canale TX TMDS 2 (rosso) — [1]: Canale TX TMDS 1 (verde) — [2]: Canale TX TMDS 0 (blu) — [3]: Canale orologio TX TMDS
fmcb_la_rx_p_9	Ingresso	1	Rilevamento alimentazione HDMI RX +5V
fmcb_la_rx_p_8	Ingresso	1	Rilevamento hot plug HDMI RX
fmcb_la_rx_n_8	Ingresso	1	HDMI RX I2C SDA per DDC e SCDC
fmcb_la_tx_p_10	Ingresso	1	HDMI RX I2C SCL per DDC e SCDC
fmcb_la_tx_p_12	Ingresso	1	Rilevamento hot plug HDMI TX
fmcb_la_tx_n_12	Ingresso	1	HDMI I2C SDA per DDC e SCDC
fmcb_la_rx_p_10	Ingresso	1	HDMI I2C SCL per DDC e SCDC
fmcb_la_tx_p_11	Ingresso	1	HDMI I2C SDA per il controllo del redriver
fmcb_la_rx_n_9	Ingresso	1	HDMI I2C SCL per il controllo del redriver

Schema di clock

Quello che segue è lo schema di clock del design HDMI PHY Intel FPGA IP exampon:

• clk_fpga_b3_p è un clock a frequenza fissa da 100 MHz per l'esecuzione del processore NIOS e delle funzioni di controllo. Se la frequenza fornita è corretta, user_led_g[1] si alterna ogni secondo.
• refclk_fmcb_p è un clock di riferimento a frequenza fissa per la calibrazione all'accensione dei ricetrasmettitori. È 625 MHz per impostazione predefinita, ma può essere di qualsiasi frequenza.
• fmcb_gbtclk_m2c_p_0 è l'orologio TMDS per HDMI RX. Questo clock viene utilizzato anche per pilotare i ricetrasmettitori HDMI TX. Se la frequenza fornita è 148.5 MHz, user_led_g[0] si alterna ogni secondo.

Configurazione hardware

Il design IP HDMI PHY Intel FPGA example supporta HDMI 2.0b ed esegue una dimostrazione loop-through per un flusso video HDMI standard.

Per eseguire il test hardware, collegare un dispositivo abilitato HDMI come una scheda grafica con interfaccia HDMI al connettore HDMI RX sulla scheda figlia Bitec HDMI 2.0, che indirizza i dati al blocco RX del ricetrasmettitore e all'HDMI RX.

1. Il sink HDMI decodifica la porta in un flusso video standard e lo invia al core di ripristino del clock.
2. Il core HDMI RX decodifica i dati video, ausiliari e audio da ritrasmettere tramite l'interfaccia AXI4-stream al core HDMI TX.
3. La porta sorgente HDMI della scheda figlia FMC trasmette l'immagine a un monitor.
4. Premere una volta il pulsante cpu_resetn per eseguire il ripristino del sistema.
   Nota: Se si desidera utilizzare un'altra scheda di sviluppo Intel FPGA, è necessario modificare le assegnazioni del dispositivo e le assegnazioni dei pin. L'impostazione analogica del ricetrasmettitore è testata per il kit di sviluppo FPGA Intel Arria 10 e la scheda figlia Bitec HDMI 2.0. Puoi modificare le impostazioni per la tua scheda.

Cronologia delle revisioni del documento per HDMI PHY Intel
Progettazione IP FPGA Esample Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2022.07.20	22.2	1.0.0	Versione iniziale.

Documenti / Risorse

intel HDMI PHY FPGA IP Design Esample [pdf] Guida utente HDMI PHY FPGA IP Design Esample, HDMI PHY, FPGA IP Design Esample, HDMI PHY IP Design esample, FPGA IP Design esample, IP Design Esample, 732781

Riferimenti

• Manuale d'uso