Intel HDMI PHY FPGA IP Design Exampna Mwongozo wa Mtumiaji
HDMI PHY Design Example Mwongozo wa Kuanza Haraka kwa Vifaa 10 vya Intel® Arria®
Muundo wa zamani wa IP wa HDMI PHY Intel® FPGAample ya vifaa vya Intel Arria® 10 ina muundo wa kutuma tena wa HDMI 2.0 RX-TX ambao unaauni ujumuishaji na majaribio ya maunzi.
Unapotengeneza muundo wa zamaniampna, mhariri wa parameta huunda kiotomati files muhimu kuiga, kukusanya, na kujaribu muundo katika maunzi.
Kielelezo 1. Hatua za Maendeleo
Habari Zinazohusiana
Mwongozo wa Mtumiaji wa IP ya HDMI PHY Intel FPGA
Kuzalisha Kubuni
Tumia kihariri cha kigezo cha IP cha HDMI PHY Intel FPGA katika Intel Quartus® Prime programu kutengeneza muundo wa zamani.ampchini.
Kielelezo 2. Kuzalisha Mtiririko wa Kubuni
- Unda mradi unaolenga familia ya kifaa cha Intel Arria 10 na uchague kifaa unachotaka.
- Katika Katalogi ya IP, pata na ubofye mara mbili Itifaki za Kiolesura ➤ Sauti na Video ➤ HDMI TX PHY Intel FPGA IP (au HDMI RX PHY Intel FPGA IP). Dirisha Mpya la Tofauti ya IP au Dirisha Mpya la Tofauti ya IP inaonekana.
- Bainisha jina la kiwango cha juu kwa utofauti wako maalum wa IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip au .qsys.
- Bofya Sawa. Mhariri wa parameter inaonekana.
Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel
Shirika au matawi yake. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyoelezwa humu isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
Majina na chapa zingine zinaweza kudaiwa kama mali ya wengine. - Juu ya Kubuni Exampkwenye kichupo, chagua Arria 10 HDMI RX-TX Retransmit.
- Chagua Uigaji ili kutengeneza benchi ya majaribio, na uchague Usanifu ili kutoa muundo wa maunzi wa zamaniample.
Ni lazima uchague angalau moja ya chaguo hizi ili kuzalisha muundo wa zamaniample files.
Ukichagua zote mbili, muda wa uzalishaji ni mrefu. - Kwa Kuzalisha File Umbizo, chagua Verilog au VHDL.
- Kwa Kitengo cha Kukuza Lengwa, chagua Intel Arria 10 GX FPGA Development
Kiti. Ukichagua kisanduku cha usanidi, basi kifaa lengwa kinabadilika ili kuendana na kifaa kwenye ubao lengwa. Kwa Intel Arria 10 GX FPGA Development Kit, kifaa chaguo-msingi ni 10AX115S2F4I1SG. - Bofya Tengeneza Exampna Ubunifu.
Kukusanya na Kujaribu Ubunifu
Kukusanya na kuendesha jaribio la onyesho kwenye vifaa vya zamaniampkwa kubuni, fuata hatua hizi:
- Hakikisha vifaa vya zamaniamputengenezaji wa muundo umekamilika.
- Zindua programu ya Intel Quartus Prime na ufungue .qpf file: /quartus/a10_hdmi2_demo.qpf
- Bofya Inachakata ➤ Anza Kukusanya.
- Baada ya utungaji uliofaulu, a .sof file inatolewa katika quartus/ pato_files saraka.
- Unganisha Bitec HDMI 2.0 FMC Binti Kadi Rev 11 kwenye bandari ya ubaoni ya FMC B (J2).
- Unganisha TX (P1) ya kadi ya binti ya Bitec FMC kwenye chanzo cha nje cha video.
- Unganisha RX (P2) ya kadi ya binti ya Bitec FMC kwenye sinki la nje la video au kichanganuzi cha video.
- Hakikisha swichi zote kwenye ubao wa ukuzaji ziko katika nafasi chaguomsingi.
- Sanidi kifaa kilichochaguliwa cha Intel Arria 10 kwenye ubao wa ukuzaji kwa kutumia .sof iliyotengenezwa file (Zana ➤ Kipanga programu).
- Kichanganuzi kinapaswa kuonyesha video iliyotolewa kutoka kwa chanzo. Kukusanya na Kujaribu Kubuni
Habari Zinazohusiana
Mwongozo wa Mtumiaji wa Intel Arria 10 FPGA Development Kit
HDMI PHY Intel FPGA IP Design Example Vigezo
Jedwali 1. HDMI PHY Intel FPGA IP Design ExampVigezo vya Intel Arria 10
Vifaa
Chaguo hizi zinapatikana kwa vifaa vya Intel Arria 10 pekee.
| Kigezo | Thamani | Maelezo |
| Muundo Unaopatikana Example | ||
| Chagua Ubunifu | Arria 10 HDMI RX-TX Retransmit | Chagua muundo wa zamaniample kuzalishwa. |
| Kubuni Example Files | ||
| Uigaji | Washa zima | Washa chaguo hili ili kuzalisha muhimu files kwa jaribio la simulizi. |
| Usanisi | Washa zima | Washa chaguo hili ili kuzalisha muhimu files kwa mkusanyiko wa Intel Quartus Prime na maonyesho ya maunzi. |
| Umbizo la HDL lililozalishwa | ||
| Tengeneza File Umbizo | Verilog, VHDL | Chagua umbizo la HDL unalopendelea la muundo wa zamani wa muundo uliotengenezwaample filekuweka.
Kumbuka: Chaguo hili huamua tu umbizo la IP ya kiwango cha juu inayozalishwa files. Nyingine zote files (kwa mfano, mfanoample testbenches na ngazi ya juu files kwa onyesho la maunzi) ziko katika umbizo la Verilog HDL. |
| Seti ya Maendeleo inayolengwa | ||
| Chagua Bodi | Hakuna Seti ya Maendeleo, | Chagua ubao wa muundo unaolengwa wa zamaniample. |
| Arria 10 GX FPGA Development Kit,
Seti Maalum ya Kukuza |
|
|
|
||
| Kifaa kinacholengwa | ||
| Badilisha Kifaa Lengwa | Washa zima | Washa chaguo hili na uchague lahaja ya kifaa unayopendelea kwa seti ya usanidi. |
HDMI 2.0 PHY Design Example
Muundo wa IP wa zamani wa HDMI PHY Intel FPGAample huonyesha mfano mmoja wa HDMI sambamba kitanzi unaojumuisha chaneli tatu za RX na chaneli nne za TX, zinazofanya kazi kwa viwango vya data hadi 6 Gbps.
Muundo wa IP wa HDMI PHY Intel FPGA wa zamaniample ni sawa na muundo wa zamaniampimetolewa katika msingi wa IP wa Intel FPGA wa HDMI. Walakini, muundo huu wa zamaniample hutumia kisuluhishi kipya cha TX PHY, RX PHY, na PHY badala ya RTL maalum katika muundo wa msingi wa IP wa Intel FPGA wa zamani.ample.
Kielelezo 3. HDMI 2.0 PHY Design Example
| Moduli | Maelezo |
| RX PHY | RX PHY hurejesha data ya mfululizo ya HDMI na kutuma hii kwa msingi wa HDMI RX katika umbizo sambamba kwenye vikoa vya saa vilivyorejeshwa (rx_clk[2:0]). Data imegawanywa kuwa video |
| Moduli | Maelezo |
| data itakayotolewa kupitia video ya mkondo wa AXI4. RX PHY pia hutuma mawimbi ya vid_clk na ls_clk kwenye msingi wa HDMI RX kupitia kiolesura cha PHY. | |
| Msingi wa HDMI TX | Msingi wa HDMI TX hupokea data ya video ya mtiririko wa AXI4 na kusimba hii katika data sambamba ya umbizo la HDMI. Msingi wa HDMI TX hutuma data hii kwa TX PHY. |
| Msingi wa HDMI RX | IP hupokea data ya msururu kutoka kwa RX PHY na kufanya upatanishi wa data, uwekaji picha wa kituo, usimbaji wa TMDS, usimbaji wa data saidizi, usimbaji wa data ya video, usimbaji wa data ya sauti, na uondoaji. |
| TX PHY | Hupokea na kuratibu data sambamba kutoka kwa msingi wa HDMI TX na matokeo ya mitiririko ya HDMI TMDS. TX PHY hutoa tx_clk kwa msingi wa HDMI TX. TX PHY pia hutengeneza vid_clk na ls_clk na kutuma mawimbi haya kwenye msingi wa HDMI TX kupitia kiolesura cha PHY. |
| IOPLL | Huzalisha saa ya mfululizo ya AXI ya 300 MHz kwa kiolesura cha mtiririko cha AXI4. |
| Mwalimu wa I2C | Ili kusanidi vipengele mbalimbali vya PCB. |
Mahitaji ya Vifaa na Programu
Intel hutumia maunzi na programu zifuatazo kujaribu muundo wa zamaniample.
Vifaa
- Intel Arria 10 GX FPGA Development Kit
- Chanzo cha HDMI (Kitengo cha Kichakataji cha Picha (GPU)
- Sink ya HDMI (Monitor)
- Kadi ya binti ya Bitec HDMI FMC 2.0 (Marekebisho 11)
- Nyaya za HDMI
Programu
- Toleo la Intel Quartus Prime Pro (kwa majaribio ya maunzi)
- ModelSim* - Toleo la Intel FPGA, ModelSim - Toleo la Kuanza la Intel FPGA, NCSim,
Riviera-PRO*, VCS* (Verilog HDL pekee)/VCS MX, au Xcelium* kiigaji Sambamba
Muundo wa Saraka
Saraka zina zilizotengenezwa file kwa muundo wa IP wa Intel FPGA wa zamaniample.
Kielelezo 4. Muundo wa Saraka kwa Usanifu Example
Mtiririko wa Mfuatano wa Urekebishaji
Kielelezo 5. Mtiririko wa Mlolongo wa Urekebishaji wa viwango vingi
Kielelezo kinaonyesha mtiririko wa mfuatano wa viwango vingi vya usanidi wa kidhibiti kinapopokea mtiririko wa data ya ingizo na mzunguko wa saa ya marejeleo, au kipitisha data kinapofunguliwa.
Ishara za Kiolesura
Majedwali huorodhesha ishara za muundo wa zamani wa IP wa HDMI PHY Intel FPGAample.
Jedwali 3. Ishara za Kiwango cha Juu
| Mawimbi | Mwelekeo | Upana | Maelezo |
| Ishara ya Oscillator kwenye ubao | |||
| clk_fpga_b3_p | Ingizo | 1 | 100 MHz saa inayoendesha bila malipo kwa saa ya marejeleo ya msingi |
| refclk_fmcb_p | Ingizo | 1 | Saa ya marejeleo ya kiwango kisichobadilika kwa urekebishaji wa kuongeza kasi ya kipitishi sauti. Ni 625 MHz kwa chaguo-msingi lakini inaweza kuwa ya masafa yoyote |
| Vifungo vya Kushinikiza vya Mtumiaji na LEDs | |||
| cpu_resetn | Ingizo | 1 | Uwekaji upya wa ulimwengu |
| user_led_g | Pato | 2 | Onyesho la kijani la LED |
| Pini za Kadi ya Binti ya FMC kwenye Bandari ya FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Ingizo | 1 | Saa ya HDMI RX TMDS |
| fmcb_dp_m2c_p | Ingizo | 3 | Njia za data za HDMI RX nyekundu, kijani na bluu
• Marekebisho ya kadi ya binti ya Bitec 11 — [0]: RX TMDS Channel 1 (Kijani) — [1]: RX TMDS Channel 2 (Nyekundu) — [2]: RX TMDS Channel 0 (Bluu) |
| fmcb_dp_c2m_p | Pato | 4 | Njia za data za HDMI TX, nyekundu, kijani na bluu
• Marekebisho ya kadi ya binti ya Bitec 11 — [0]: TX TMDS Channel 2 (Nyekundu) — [1]: TX TMDS Channel 1 (Kijani) — [2]: TX TMDS Channel 0 (Bluu) — [3]: Kituo cha Saa cha TX TMDS |
| fmcb_la_rx_p_9 | Ingizo | 1 | Kitambua nguvu cha HDMI RX +5V |
| fmcb_la_rx_p_8 | Ingizo | 1 | Gundua plagi ya moto ya HDMI RX |
| fmcb_la_rx_n_8 | Ingizo | 1 | HDMI RX I2C SDA ya DDC na SCDC |
| fmcb_la_tx_p_10 | Ingizo | 1 | HDMI RX I2C SCL kwa DDC na SCDC |
| fmcb_la_tx_p_12 | Ingizo | 1 | Gundua plagi ya moto ya HDMI TX |
| fmcb_la_tx_n_12 | Ingizo | 1 | HDMI I2C SDA ya DDC na SCDC |
| fmcb_la_rx_p_10 | Ingizo | 1 | HDMI I2C SCL ya DDC na SCDC |
| fmcb_la_tx_p_11 | Ingizo | 1 | HDMI I2C SDA kwa udhibiti wa uendeshaji upya |
| fmcb_la_rx_n_9 | Ingizo | 1 | HDMI I2C SCL kwa udhibiti wa uendeshaji upya |
Mpango wa Kufunga
Ifuatayo ni mpango wa saa wa muundo wa IP wa HDMI PHY Intel FPGA wa zamaniample:
- clk_fpga_b3_p ni saa ya kiwango kisichobadilika cha MHz 100 kwa kuendesha kichakataji na vidhibiti vya NIOS. Ikiwa marudio yaliyotolewa ni sahihi, user_led_g[1] hugeuza kwa kila sekunde.
- refclk_fmcb_p ni saa ya marejeleo ya kiwango kisichobadilika kwa urekebishaji wa kuongeza nguvu wa vipitisha data. Ni 625 MHz kwa chaguo-msingi lakini inaweza kuwa ya masafa yoyote.
- fmcb_gbtclk_m2c_p_0 ni saa ya TMDS ya HDMI RX. Saa hii pia inatumika kuendesha transceivers za HDMI TX. Ikiwa masafa yaliyotolewa ni 148.5 MHz, mtumiaji_led_g[0] hugeuza kwa kila sekunde.
Usanidi wa vifaa
Muundo wa IP wa zamani wa HDMI PHY Intel FPGAample ina uwezo wa HDMI 2.0b na hufanya onyesho la kitanzi kwa mtiririko wa kawaida wa video wa HDMI.
Ili kufanya jaribio la maunzi, unganisha kifaa kilichowezeshwa na HDMI kama vile kadi ya michoro iliyo na kiolesura cha HDMI kwenye kiunganishi cha HDMI RX kwenye kadi ya binti ya Bitec HDMI 2.0, ambayo huelekeza data kwenye kizuia kipenyo cha RX na HDMI RX.
- Sink ya HDMI husimbua mlango katika mtiririko wa kawaida wa video na kuutuma kwa msingi wa uokoaji wa saa.
- Msingi wa HDMI RX husimbua data ya video, saidizi na sauti itakayorudishwa kupitia kiolesura cha mtiririko wa AXI4 hadi msingi wa HDMI TX.
- Mlango wa chanzo wa HDMI wa kadi ya binti ya FMC hupeleka picha kwa kifuatiliaji.
- Bonyeza kitufe cha cpu_resetn mara moja ili kuweka upya mfumo.
Kumbuka: Iwapo ungependa kutumia bodi nyingine ya ukuzaji ya Intel FPGA, lazima ubadilishe kazi za kifaa na kazi za pini. Mipangilio ya analogi ya kipitishio kinajaribiwa kwa vifaa vya ukuzaji vya Intel Arria 10 FPGA na kadi ya binti ya Bitec HDMI 2.0. Unaweza kurekebisha mipangilio ya bodi yako mwenyewe.
Historia ya Marekebisho ya Hati kwa HDMI PHY Intel
FPGA IP Design Exampna Mwongozo wa Mtumiaji
| Toleo la Hati | Toleo kuu la Intel Quartus | Toleo la IP | Mabadiliko |
| 2022.07.20 | 22.2 | 1.0.0 | Kutolewa kwa awali. |
Nyaraka / Rasilimali
 |
Intel HDMI PHY FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Examp732781 |
